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本发明提供一种存储装置，包括一基底；一第一主动区域，形成于该基底中；一第二主动区域，形成于该基底中，该第一主动区域与该第二主动区域的长轴彼此平行；多个晶体管，设置于该第一主动区域与该第二主动区域之间，使得该第一主动区域与该第二主动区域作为该晶体管的源极/漏极区域使用。本发明通过将储存晶体管置于主动区域之间，使主动区域之间的间距以及存储单元的尺寸得以缩小，因此有利于高密度存储阵列的形成。

1.  一种存储装置，其特征在于，该存储装置包括：
一基底；
一第一主动区域，形成于该基底中；
一第二主动区域，形成于该基底中，该第一主动区域与该第二主动区域的长轴彼此平行；以及
多个晶体管，设置于该第一主动区域与该第二主动区域之间，使得该第一主动区域与该第二主动区域作为该晶体管的源极/漏极区域使用。

2.  根据权利要求1所述的存储装置，其特征在于，该晶体管为硅氧氮氧硅晶体管。

3.  根据权利要求1所述的存储装置，其特征在于，该晶体管储存二位信息。

4.  根据权利要求1所述的存储装置，其特征在于，更包括一字线，垂直于该第一主动区域与该第二主动区域的长轴。

5.  根据权利要求4所述的存储装置，其特征在于，该多个晶体管包括多个栅极，形成于该第一主动区域与该第二主动区域之间，并且与该字线电性连接。

6.  根据权利要求1所述的存储装置，其特征在于，更包括一位线，平行于该第一主动区域与该第二主动区域的长轴。

7.  根据权利要求1所述的存储装置，其特征在于，更包括一介电层，形成于该晶体管上，且该介电层具有平坦表面。

8.  一种存储装置，其特征在于，该存储装置包括：
多个晶体管，每个晶体管包括一栅极、一源极区域与一漏极区域，该多个晶体管的源极区域具有一第一共用主动区域，且该多个晶体管的漏极区域具有一第二共用主动区域，而该第一共用主动区域与该第二共用主动区域的长轴彼此平行；以及
一字线，该字线与该栅极电性连接，且该字线垂直于该第一共用主动区域与该第二共用主动区域的长轴。

9.  根据权利要求8所述的存储装置，其特征在于，该多个晶体管为硅氧氮氧硅晶体管。

10.  根据权利要求8所述的存储装置，其特征在于，该多个晶体管储存二位信息。

11.  根据权利要求8所述的存储装置，其特征在于，更包括一位线，平行于该第一共用主动区域与该第二共用主动区域的长轴。

存储装置
技术领域
本发明是有关于一种半导体装置，特别是有关于一种用于集成电路的存储单元阵列。
背景技术
一般而言，存储器晶片具有由存储单元(memory cell)所构成的阵列(array)，而各个存储单元则分别由位线(bit line)与字线(word line)相互连接。位线与字线是用以在每个存储单元上进行信息的读写(read and write)操作，而每个存储单元则分别代表一位(bit)的信息(information)。典型的存储单元是使用晶体管(transistor)及/或电容器(capacitor)的组合来构成一位的信息。随着存储单元尺寸的缩小，因此发展出不同种类的存储器，例如将二位的信息储存于一个存储单元中。
硅氧氮氧硅结构(silicon-oxide-nitride-oxide-silicon，SONOS，以下简称SONOS结构)是一种可将二位的信息储存于一个存储单元中的快闪存储单元(flash memory cell)。传统的SONOS结构是由具有多层栅极电极(gate electrode)的晶体管所构成，通过在源极/漏极区域附近形成氧化物-氮化物-氧化物结构(oxide-nitride-oxide，ONO结构)来捕捉(trap)与储存电荷，用以代表逻辑上的“0”或“1”。然而，这种传统的SONOS结构无法将沟道区域(channel region)的尺寸减小，因此而限制了存储单元的缩小化。
为了改善上述缺点，因此发展出侧壁SONOS结构(sidewallSONOS)，通过将电荷捕捉于间隙壁(spacer)中来达到储存目的，
其中，间隙壁是由氮化物所构成，并沿着栅极侧壁形成。虽然这种侧壁SONOS结构具有较短的沟道长度，然而这种结构的存储元件仍具有较大的尺寸，这是因为传统侧壁SONOS结构需要较大的主动区域，使接触窗(contact)可用以连接位线与源极/漏极区域所导致。
图1a为具有侧壁SONOS结构的存储阵列(memory array)，其包括主动区域10与12、用来定义主动区域的浅沟槽隔离物STI、字线(word line)14与16、晶体管20、22、24与26、源极/漏极区域30、用来储存信息的氮化硅间隙壁17以及位线BL-1、BL-2、BL-3与BL-4。主动区域10与12以及字线14与16相互交叉(intersect)，而在交叉处形成晶体管20、22、24与26，在晶体管20、22、24与26具有源极/漏极区域30。此外，通过接触窗13的形成，使位线BL-1、BL-2、BL-3与BL-4可与源极/漏极区域30彼此电性连接。在图1a中，具有X图案的方框即用来代表如上所述的接触窗13。在图1a的具有侧壁SONOS结构的存储阵列中，可在源极侧与漏极侧的氮化层中分别储存一位的信息，其中，上述氮化层例如为浮置栅极(floating gate)或间隙壁。
图1b为沿着图1a的1b-1b线的剖面图，其显示晶体管22的剖面，亦即半导体基底100、作为字线16的栅极、形成于栅极的侧壁的氮化硅间隙壁17、源极/漏极区域30。此外，图1b也显示形成于栅极下方的栅极介电层19、形成于间隙壁17与字线16之间的衬里层15以及覆盖晶体管22的介电层21。
图1c为沿着图1a的1c-1c线的剖面图，其显示晶体管22的剖面，亦即半导体基底100、作为字线16的栅极、形成于栅极的侧壁的氮化硅间隙壁17、浅沟槽隔离物STI。此外，图1c也显示形成于栅极下方的栅极介电层19、形成于间隙壁17与字线16之间的衬里层15以及覆盖晶体管22的介电层21。与图1b不同的是，图1c还绘示出栅极介电层下方的浅沟槽隔离物STI。
然而，在图1a所示的结构中，必须形成较宽的主动区域10与12才能形成如上所述的存储阵列，这是因为必须主动区域上形成两条位线，而得以分别在两条位线上形成接触窗，用以分别连接源极区域与漏极区域。由于这种结构的主动区域较宽，也因此存储阵列的尺寸难以缩小，因而限制了存储装置的缩小化。
发明内容
有鉴于此，本发明提供一种存储装置，包括一基底；一第一主动区域，形成于该基底中；一第二主动区域，形成于该基底中，该第一主动区域与该第二主动区域的长轴彼此平行；多个晶体管，设置于该第一主动区域与该第二主动区域之间，使得该第一主动区域与该第二主动区域作为该晶体管的源极/漏极区域使用。
本发明所述的存储装置，该晶体管为硅氧氮氧硅(SONOS)晶体管。
本发明所述的存储装置，该晶体管储存二位信息。
本发明所述的存储装置，其特征在于，更包括一字线，垂直于该第一主动区域与该第二主动区域的长轴。
本发明所述的存储装置，该多个晶体管包括多个栅极，形成于该第一主动区域与该第二主动区域之间，并且与该字线电性连接。
本发明所述的存储装置，更包括一位线，平行于该第一主动区域与该第二主动区域的长轴。
本发明所述的存储装置，更包括一介电层，形成于该晶体管上，且该介电层具有平坦表面。
本发明另提供一种存储装置，包括：多个晶体管，每个晶体管包括一栅极、一源极区域与一漏极区域，该多个晶体管的源极区域具有一第一共用主动区域，且该多个晶体管的漏极区域具有一第二共用主动区域，而该第一共用主动区域与该第二共用主动区域的长轴彼此平行；以及一字线，该字线与该栅极电性连接，且该字线垂直于该第一共用主动区域与该第二共用主动区域的长轴。
本发明所述的存储装置，该多个晶体管为硅氧氮氧硅(SONOS)晶体管。
本发明所述的存储装置，该多个晶体管储存二位信息。
本发明所述的存储装置，更包括一位线，平行于该第一共用主动区域与该第二共用主动区域的长轴。
本发明又提供一种存储装置，一种存储装置，包括：一基底；一存储单元，形成于该基底上，该存储单元具有一栅极；一介电层，覆盖于该存储单元上；以及一字线，覆盖于该介电层上，该字线包括多晶硅，且该字线与该栅极电性相连。
本发明所述的存储装置，通过将储存晶体管置于主动区域之间，使主动区域之间的间距以及存储单元的尺寸得以缩小，因此有利于高密度存储阵列的形成。
附图说明
图1a为传统SONOS存储阵列布局的俯视图。
图1b为沿着图1a的1b-1b线的剖面图。
图1c为沿着图1a的1c-1c线的剖面图。
图2a为根据本发明一实施例所绘示的SONOS存储阵列布局的俯视图。
图2b为沿着图2a的2b-2b线的剖面图。
图2c为沿着图2a的2c-2c线的剖面图。
图2d为沿着图2a的2d-2d线的剖面图。
图2e为用以形成SONOS存储阵列的主动区域及浅沟槽隔离物的俯视图。
图3a至图3e是根据本发明一实施例所绘示的晶体管制程剖面图。
图4a至图4d是根据本发明另一实施例所绘示的晶体管制程剖面图。
图5a至图5e是根据本发明又一实施例所绘示的晶体管制程剖面图。
具体实施方式
在本发明的一实施例中，是利用由氮化物所构成的间隙壁来作为储存电荷的区域，然而本发明不限于此，本发明的概念亦可使用于其他种类的装置中，例如平面型SONOS(planar SONOS)存储单元、单独存储装置(stand-alone memory device)，或与其他电路整合而成的存储装置。平面型SONOS存储单元是利用形成于栅极电极中的氮化层作为捕捉层(trapping layer)。
请参照图2a与图2e，图中显示根据本发明一实施例的存储阵列200，存储阵列200包括多个主动区域210，每个主动区域210的长轴大致上平行。相邻两个主动区域210之间包括连系两者的横向主动区域210’，而这些主动区域210、210’是以浅沟槽隔离物STI定义出。存储阵列200是由多个存储单元101以矩阵方式排列而成。存储阵列200包括多个区块状栅极220，其形成于相邻的主动区域210之间，且跨于横向主动区域210’上方；源极/漏极区域，形成于长轴大致上为平行的主动区域210之中；字线222，其长轴大致上垂直于主动区域210，且形成于横向主动区域210’上；字线接触窗224，用以电性连接上述字线222与区块状栅极220；位线BL-1、BL-2、BL-3以及BL-4，形成于主动区域210上，且与字线222大致上互为垂直；以及位线接触窗228，用以电性连接上述位线BL-1、BL-2、BL-3以及BL-4与源极/漏极区域。再者，区块状栅极220的侧壁形成有间隙壁221，用以捕捉载流子或电荷，而达到储存信息的目的。
换言之，字线222形成于存储阵列200之上，且字线222的长轴与主动区域210的长轴大致上垂直。字线接触窗224形成于字线222以及位于其下的栅极220之间。位线BL-1、BL-2、BL-3以及BL-4的长轴与主动区域210的长轴大致上平行，位线接触窗228形成于位线以及位于位线下方的主动区域210之间，图2a中，以具有X图案的方框来代表字线接触窗224或位线接触窗228。
请参照图2b至图2d，其中图2b为沿着图2a的2b-2b线的剖面图，而图2c为沿着图2a的2c-2c线的剖面图，图2d则是沿着图2a的2d-2d线的剖面图。这些图显示半导体基底190；形成于半导体基底190的横向主动区域210’上方的栅极220；位于栅极220下方两侧的源极/漏极区域S/D，其形成于主动区域210之中；以及设于栅极220侧壁的间隙壁221，其例如以氮化硅材料构成，用来储存信息。栅极介电层130形成于栅极220的下方，而间隙壁221与栅极220之间具有衬里层150，其延伸至栅极介电层130两侧，热载流子会穿隧栅极介电层130两侧的内衬层150而使间隙壁221捕捉电荷。
通过形成于介电层209之中的字线接触窗224，可电性连接栅极220与字线222。再者，源极/漏极区域S/D之间为晶体管的沟道区，其位于横向主动区域210’之中。介电层223是形成于字线222的上方，用以电性绝缘字线222与后续形成的位线BL-1、BL-2。再者，通过形成于介电层223与209的接触窗228，可电性连接位线BL-1、BL-2与源极/漏极区域S/D。而图2c所示的浅沟槽隔离物STI是形成于半导体基底190之中。
通过施加适当的电压于栅极、源极与漏极，可使每个存储单元储存二位的信息于栅极220两侧壁的间隙壁221之内。
换言之，在本发明的一实施例中，栅极220的两侧可分别储存一位的信息。例如，可在每个栅极220侧边靠近位线BL-1之处储存一位的信息，而在靠近位线BL-2之处储存另一位的信息。如图2a所示的存储阵列200使主动区域210的尺寸得以降低，进而缩小存储装置的尺寸。
图3a至图3e、图4a至图4d与图5a至图5e是根据本发明三种不同实施例所绘示的晶体管的制程剖面图，其可用以形成如上所述的存储阵列。
请参照图3a，其显示上方具有晶体管312的基底310。基底310可由整体硅(bulk silicon)、经过掺杂(doped)的硅、未经过掺杂(undoped)的硅或绝缘层上覆硅结构(semiconductor oninsulator，以下简称SOI结构)所构成。一般说来，SOI结构是一种将绝缘层形成于基底中，而将例如为硅的半导体材料形成于绝缘层上的结构，绝缘层可由埋入式氧化层(buried oxide layer，BOX)或氧化硅(silicon oxide)层所构成，而基底可为硅基底或玻璃(glass)基底，然本发明不限于此，其他例如具有多层结构(multi-layered)的基底或梯度基底(gradient substrate)亦可作为基底使用。
利用一般的方式形成并图案化栅极介电层(gate dielectriclayer)314与栅极电极(gate electrode)316于基底310上。
晶体管312包括硬掩膜(hard mask)317、衬里层(liner)318、间隙壁320以及源极/漏极区域322。栅极介电层314与栅极电极316形成于基底310上，硬掩膜317形成于栅极电极316上，用以在蚀刻过程中保护位于底下的栅极电极316免受蚀刻影响，衬里层318与间隙壁320是沿着(alongside)栅极电极316而形成。栅极介电层314最好是由高介电常数材料(high-K dielectric material)所构成，其可例如为氧化硅(silicon oxide)、氮氧化硅(siliconoxynitride)、氮化硅(silicon nitride)、氧化物(oxide)或含氮的氧化物(nitrogen-containing oxide)。其他可能的材料包括氧化铝(aluminum oxide)、氧化镧(lanthanum oxide)、氧化铪(hafniumoxide)、氧化锆(zirconium oxide)或氮氧化铪(hafniumoxynitride)。
在本发明一较佳实施例中，栅极介电层314是由氧化层所构成，其可经由氧化步骤或化学气相沉积步骤(chemical vapordeposition，CVD)而形成。上述氧化步骤可例如是在包括有氧化物、水(H₂O)、一氧化氮(NO)或其组合物的环境中使用湿式或干式热氧化法(wet or dry thermal oxidation)的氧化步骤。而上述化学气相沉积步骤可例如是使用四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)与氧气(oxygen)作为前趋物(precursor)的化学气相沉积步骤。
栅极电极316最好是由导电材料所构成，例如金属、金属硅化物(metal silicide)、金属氮化物(metal nitride)或者经过掺杂的多晶硅(doped poly-crystalline silicon)。上述金属可例如是钽、钛、钼、钨、铂、铝、铪或钌等金属，上述金属硅化物可例如是钛化硅(titanium silicide)、钴化硅(cobalt silicide)、镍化硅(nickel silicide)或钽化硅(tantalum silicide)等金属硅化物，而上述金属氮化物可例如是氮化钛(titanium nitride)或氮化钽(tantalum nitride)等金属氮化物。此外，在本发明的一实施例中，多晶硅可通过先沉积一层非晶硅(amorphous silicon)，接着将其再结晶(recrystallize)而形成。
硬掩膜317可由例如为Si₃N₄等含氮材料所构成，例如利用硅烷(silane)与氨气(ammonia)作为前趋物的化学气相沉积步骤而形成。然本发明不限于此，例如氮氧化硅(silicon oxynitride，SiO_xN_y)或肟化硅(silicon oxime，SiO_xN_y：H_z)等材料亦可使用于硬掩膜317中。
栅极介电层314、栅极电极316与硬掩膜317可通过光刻步骤(photolithography)图案化(patterned)。一般说来，光刻步骤包括形成一光致抗蚀剂(photoresist)，接着使用光罩(mask)将光致抗蚀剂遮蔽，并进行曝光(expose)与显影(develop)步骤。在本发明的一实施例中，首先在基底310上沉积栅极介电层材料、栅极电极材料及硬掩膜材料，接着在上述材料层之上形成一光致抗蚀剂，将光致抗蚀剂图案化，并使用蚀刻步骤(etch)将未受光致抗蚀剂保护的多余材料去除，仅留下被光致抗蚀剂所保护的材料层，之后将光致抗蚀剂移除，即形成如图3a所示的栅极介电层314、栅极电极316与硬掩膜317。栅极电极316最好是由多晶硅所构成，而栅极介电层314最好是由氧化物所构成。此外，上述蚀刻步骤可为湿蚀刻(wet etch)、干蚀刻(dry etch)、非等向性蚀刻(anisotropic)或等向性蚀刻(isotropic)步骤，且最好是非等向性干蚀刻步骤。
衬里层318最好是由氧化物构成，此氧化物是利用湿式或干式热氧化步骤所形成，而上述氧化步骤最好是在包括有氧化物、水(H₂O)及/或一氧化氮(NO)的环境中施行。衬里层318也可以通过使用四乙氧基硅烷(TEOS)与氧气作为前趋物的化学气相沉积步骤而形成。
间隙壁320最好是由Si₃N₄所构成，或者由Si_xN_y、SiO_xN_y或SiO_xN_y:H_z所构成。在本发明一较佳实施例中，间隙壁320最好是由使用硅烷与氨气作为前趋物的化学气相沉积步骤而形成的Si₃N₄所构成。
源极/漏极区域322可通过离子注入步骤而形成。若源极/漏极区域322注入N型掺杂物，则形成N型金属氧化物半导体(n-typemetal oxide semiconductor，以下简称NMOS装置)。若源极/漏极区域322注入P型掺杂物，则形成P型金属氧化物半导体(p-type metal oxide semiconductor，以下简称PMOS装置)。上述N型掺杂物可为磷、氮、砷或锑，而上述P型掺杂物可为硼、铝或铟。另外，NMOS装置与PMOS装置可视情况需要而形成于同一晶片上，在此实施例中，必须使用多次的形成光致抗蚀剂步骤以及离子注入步骤，使晶片中的特定区域得以注入N型掺杂物及/或P型掺杂物。
此外，在上述晶体管的制作过程中也可以使用硅化步骤(silicidation process)。通过硅化步骤的使用，可以改善栅极电极316的导电率(conductivity)，并降低源极/漏极区域322的接触电阻(contact resistance)。利用硅化步骤所制造的金属硅化物(metal silicide)可透过下列步骤而形成：利用等离子气相沉积步骤(plasma vapor deposition，PVD)在晶体管上沉积例如为钛、镍、钨或钴的金属层，之后施以回火步骤(anneal)，用以使金属层与此金属层底下的栅极电极316与源极/漏极区域322中的硅成份反应，而形成金属硅化物。经过上述硅化步骤之后，一部分的金属层形成金属硅化物，而其余部分则仍为金属层，例如覆盖于间隙壁320之上的金属层则为未反应的金属层。在形成金属硅化物之后，可利用湿蚀刻步骤选择性地移除未反应的金属层。另外，在上述硅化步骤中可使用多次的回火步骤，用以改变硅化物区域的相(phase)，使电阻值可更进一步的降低。
上述晶体管的形成步骤仅为本发明的一实施例，然而本发明不限于此，其他种类晶体管，例如具有隆起型源/漏极(raisedsource/drains)的晶体管、分离式栅极晶体管(split-gatetransistor)、鳍式场效晶体管(fin field effect transistor，FinFET)、具有不同于上述的构成材料与厚度的晶体管、或者具有多层衬里层与间隙壁的晶体管，皆可使用于本发明的不同实施例中。
图3b所绘示的是介电层330形成于晶体管312的情形。在此实施例中，介电层330最好是由氧化物构成，此氧化物是利用湿式或干式热氧化步骤所形成，而上述氧化步骤最好是在包括有氧化物、水(H₂O)及/或一氧化氮(NO)的环境中施行。介电层330也可以通过使用四乙氧基硅烷(TEOS)与氧气作为前趋物的化学气相沉积步骤所形成。介电层330的厚度最好至少大于栅极电极316与硬掩膜317的高度。
图3c显示图3b中的介电层330经过平坦化(planarization)步骤之后的情形，上述平坦化步骤可例如是化学机械研磨(chemical-mechanical polishing)步骤，并通过硬掩膜317作为蚀刻停止层，而经过平坦化步骤之后的介电层330则形成大致上平坦的表面。
图3d显示图3c中的硬掩膜317被移除之后的情形。在本发明的一实施例中，硬掩膜317是由氮化硅所构成，因此可由使用磷酸(H₃PO₄)作为蚀刻液的湿蚀刻步骤加以移除。在移除硬掩膜317之后，则暴露出栅极电极316。
图3e显示在图3d的结构上形成导电层340之后的情形。导电层340最好是由经过掺杂的多晶硅所构成。之后，利用光刻步骤及蚀刻步骤将导电层340图案化，即可作为如图2a所示的字线222。
之后，可在图3e所绘示的结构上形成层间介电层(inter-layer dielectric，ILD，图中未绘示)以及金属层(图未显示)，此时所形成的金属层可作为位线使用，例如图2a所示的位线BL-1、BL-2、BL-3以及BL-4。介层窗(via)以及其他内连线结构(interconnect structure)亦可形成于图3e所示的结构上。
请参照图4a至图4d，其为根据本发明第二实施例所形成的晶体管的制程剖面图。请参照图3a与图4a，其中，相同的符号代表相同的结构，于此不再赘述。图4a所绘示的结构与图3a类似，不同之处，在于图4a所绘示的结构中并无硬掩膜317此元件，亦即在图4a至图4d所绘示的实施例中无需硬掩膜317作为蚀刻停止层。
请参照图4b，其显示在晶体管312上形成介电层430之后的情形。在此实施例中，介电层430与图3b中的介电层330类似，亦由氧化物所构成，不同之处在于，介电层330的厚度至少大于栅极电极316与硬掩膜317的高度，然而介电层430的厚度则较薄，甚至可小于栅极电极316的厚度。介电层430的厚度最好是介于300至500埃之间。在此须注意的是，图3b中的介电层330具有平坦表面，然而图4b的介电层430则可具有非平坦的表面。
如图4c所示，在形成介电层430之后，接着在介电层430中以及栅极电极316之上形成介层窗432，其暴露出一部分的栅极电极316表面，而形成一接触点(contact point)，用以在后续的制程中于此接触点上形成字线。介层窗432可使用光刻步骤形成。
图4d所绘示的是在图4c的结构上形成导电层440之后的情形。导电层440最好是由经过掺杂的多晶硅所构成。之后，利用光刻步骤及蚀刻步骤将导电层440图案化，即可作为如图2a所示的字线222。在此须注意的是，此实施例中的字线(亦即图4d中的导电层440)具有非平坦的表面。
请参照图5a至图5e，图中所绘示的是根据本发明的第三实施例所形成的晶体管的制程剖面图。请参照图5a、图3a与图4a，其中，相同的符号代表相同的结构，于此不再赘述。
请参照图5b，图中绘示的是在晶体管312上形成介电材料，并使用化学机械研磨(CMP)将其平坦化，而形成介电层530之后的情形。在此实施例中，介电层530与图3b中的介电层330)类似，亦由氧化物所构成。在使用化学机械研磨步骤之前，介电材料是形成于栅极电极316之上，且其厚度约大于2000埃。经过化学机械研磨步骤之后，介电层530具有大致上平坦的表面，而厚度则约大于1000埃。
如图5c所示，在形成图5b中的介电层530之后，接着在介电层530中以及栅极电极316之上形成介层窗532，其暴露出一部分的栅极电极316表面，而形成一接触点(contact point)，用以在后续的制程中于此接触点上形成字线。介层窗532可使用光刻步骤及蚀刻步骤形成。
图5d所绘示的是在图5c的介层窗532之中形成导电材料538之后的情形。导电材料538是使用如下方式形成：在介层窗532中填充导电材料，并使用例如化学机械研磨步骤(CMP)，使填充于介层窗532中的导电材料538具有平坦表面。
图5e所绘示的是在图5d的结构上形成导电层540之后的情形。导电层540最好是由经过掺杂的多晶硅所构成。之后，利用光刻步骤将导电层540图案化，即可作为如图2a所示的字线222。在此须注意的是，此实施例中的字线(亦即图5e中的导电层540)具有大致上平坦的表面。
本发明通过将储存晶体管(storage transistor)置于主动区域之间，使主动区域之间的间距(pitch)以及存储单元的尺寸(dimension)得以缩小，因此有利于高密度存储阵列的形成。
在本发明的一实施例中，字线222是由多晶硅所构成，然本发明不限于此，亦可使用其他导电材料，例如金属、金属硅化物或金属氮化物等导电材料，上述金属可例如是钽、钛、钼、钨、铂、铝、铪、钌或铜等金属，上述金属硅化物可例如是钛化硅(titaniumsilicide)、钴化硅(cobalt silicide)、镍化硅(nickel silicide)或钽化硅(tantalum silicide)等金属硅化物，而上述金属氮化物可例如是氮化钛(titanium nitride)或氮化钽(tantalum nitride)等金属氮化物。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10、12、210：主动区域
210’：横向主动区域
14、16、222：字线
20、22、24、26、312：晶体管
30、322：源极/漏极区域
200：存储阵列
220：栅极
224：字线接触窗
13、228：位线接触窗
100、190、310：半导体基底
19、130、314：栅极介电层
316：栅极电极
317：硬掩膜
15、318：衬里层
17、221、320：间隙壁
21、209、223、330、430、530：介电层
340、440、540：导电层
432、532：介层窗
538：导电材料
BL-1、BL-2、BL-3、BL-4：位线
STI：浅沟槽隔离物