电容器及其制造方法 【技术领域】
本发明涉及一种半导体器件，并且特别涉及一种电容器及其制造方法，该电容器通过使用沟槽内的基座(pedestal)的内嵌工艺制造，从而增加所得电容器的表面积。
背景技术
在半导体制造工艺中，一般沉积并构图绝缘、导电和半导电材料层来形成集成电路(IC)。接触孔，即开口，一般也形成在诸如层间电介质(ILD：inter-level dielectric)的绝缘材料中。这些通孔随后可填充以导电材料，从而互连各个层次上的电学器件和引线。
类似地，内嵌工艺包括在绝缘层中按期望图案蚀刻沟槽以用于引线。这些沟槽随后填充以导电材料，以填满内嵌区域，从而在内嵌区域内产生集成的引线。另外，在那些接触孔还从沟槽底部向下延伸的IC中，向下延伸的通孔可同时填充以导电材料。这种工艺公知为IC的双重内嵌工艺(dualdamascene processing)。
近来的半导体器件制造技术在具有小的形体尺寸的半导体器件中使用铜(Cu)作为引线材料，因为铜具有很低的电阻率和很高的电迁移阻抗(electro-migration resistance)。然而，铜复杂的化学反应使得铜难以被构图并用于金属引线。例如，在暴露于空气时，铜引线图案易于氧化。这种氧化增大了引线图案的阻抗。于是，为防止氧化，常常将内嵌引线用于铜互连技术，其中在绝缘层中形成沟槽并以铜填充，以形成导电线条。然后通过化学机械抛光(chemical mechanical polishing)或回蚀工艺(etch-back process)平整化导电层，从而暴露出绝缘层。结果，在内嵌区域中保留了内嵌金属引线图案。
在这些传统的内嵌和双重内嵌处理技术中，仅仅是这些内嵌区域中的金属引线图案的横向和/或侧壁面积对于使用该图案形成地所得电容器的表面电容起到贡献。例如，美国专利第6320244号，名为“Integrated circuit devicehaving dual damascene capacitor(具有双重内嵌电容器的集成电路器件)”，其中公开了使用多重成分的高k介电膜以及内嵌图案制造成的顶电极，从而仅使用内嵌金属引线区域的侧壁来增大电容器的表面电容。美国专利第6075691号，名为“Thin film capacitors and the process for making them(薄膜电容器及其制造方法)”，其中公开了使用横向区域来增大电容器的表面电容。
然而，随着半导体器件的尺寸持续地减小，需要内嵌区域中的增大的表面积，从而提供这些具有所需高电容的现代半导体器件。因此，本领域中持续地存在对于提供便利的内嵌处理技术从而能够改善高k介电电容器的需求。
【发明内容】
考虑到现有技术的问题与缺陷，本发明的目的在于提供一种独特改进的内嵌工艺，用于制造高k介电电容器。
本发明的另一个目的在于提供一种制造方法和一种具有增大的表面积、进而具有增大的电容量的电容器。
本发明的又一个目的在于提供一种制造方法和一种具有高介电常数、以及低漏电流、高击穿电压和良好的可靠性的电容器电介质。
本发明的再一个目的在于提供一种制造方法和一种能够产生高电容量并且因此能够节约芯片的总体面积的电容器。
本发明的再一个目的在于提供一种制造方法和一种避免了顶电极与底电极之间短路的内嵌电容器。
本发明的再一个目的在于提供一种制造方法和一种电容器，该电容器的结构是平整的、有利于使用标准通孔接触工艺的。
本发明的再一个目的在于提供一种制造方法和一种电容器，其可以用于各种模拟和混合信号的应用，包括例如，放大器、A/D转换器和共振器。
对于本利于技术人员将是很明显的上述和其它的目的及优点在本发明中实现，本发明涉及一种电容器结构及其制造方法，该电容器结构具有明显增大的表面电容。该电容器结构可通过如下方式形成：在半导体衬底上设置层间电介质；在所述层间电介质中蚀刻沟槽，停止在下面的阻挡层处；在所述沟槽内沉积导电材料(即，铜)；以及，在所述沟槽内形成导电基座。导电基座增大了电容器的表面积。基座的形成可以或者可以不继以去除阻挡层。通过建立三层介电叠层可以形成高k介电层，三层介电叠层中的顶层和底层为介电泄漏阻挡层，如Al2O3，而中间层可以为高介电常数层，如Ta2O5。底层和顶层可通过原子层沉积至低厚度来沉积，以实现高电容量。高k介电层也可通过阳极化金属前体膜(即，将Ta或TaN转换为Ta2O5)来形成。顶电极可通过如下方式形成：在沟槽/基座区域内沉积阻挡层和种层，电沉积导电金属(即，铜)，平整化导电金属层、阻挡层、高k介电层，停止在层间介电层上。或者，顶电极平整化可停止在先前未去除的阻挡层处。
【附图说明】
本发明的特征是新颖的，且本发明的元件特性具体地在所附的权利要求中展现。附图仅用于说明的目的，而不构成限制。然而，本发明其本身，既包括其构造又包括其操作方法，可通过下面参照伴随附图的详细描述而得到最佳的理解，附图中：
图1A示出了在衬底上通过在上面的层间介电层中蚀刻开口形成单个内嵌金属互连层次的初始步骤的侧视图；
图1B示出了在图1A的开口中沉积内衬和导电种层、以电沉积导电层填充加了内衬的开口、平整化表面并随后在平整的表面上沉积帽层的步骤的侧视图，这些步骤在本领域中公知为“单个铜内嵌(single copperdamascene)”工艺；
图1C示出了在图1B的结构上沉积第二层间介电层的步骤的侧视图；
图2A示出了在第二层间介电层中蚀刻第一沟槽的步骤的侧视图；
图2B示出了在图2A的结构上沉积阻挡层的侧视图；
图2B’示出了在图2A的结构上未沉积阻挡层的本发明的替换实施例；
图3A示出了蚀刻透过阻挡层和帽层并停止在下面的导电电沉积层处的窗口的步骤的侧视图；
图3A’示出了蚀刻透过帽层并停止在下面的导电电沉积层处的窗口的步骤的侧视图；
图3B示出了图3A和3A’中形成的优选实施例结构的尺寸的顶视平面图；
图4A示出了在图3A的窗口内、仅在下面的导电层的那些暴露部分上化学镀导电基座的侧视图，从而形成包括电沉积层和导电化学镀基座的单个、连续导电部件，其用于形成所得电容器的底电极；
图4A’示出了在图3A的窗口内化学镀导电基座的侧视图，以形成底电极，而部分的帽层已被选择性地移除；
图5A至5F示出了使用图4A的结构形成包括单层高k介电材料的金属-绝缘体-金属电容器的工艺步骤的侧视图；
图5F’示出了使用图4A’的结构形成包括单层高k介电材料的金属-绝缘体-金属电容器的工艺步骤的侧视图；
图6A至6F示出了使用图4A的结构形成包括三层高k介电材料的金属-绝缘体-金属电容器的工艺步骤的侧视图；
图6F’示出了使用图4A’的结构形成包括三层高k介电材料的金属-绝缘体-金属电容器的工艺步骤的侧视图；
图7A和7A’示出了具有多个(例如5个)导电基座的本发明的替换实施例的侧视图，该多个导电基座依据图1A至4A’所示的工艺步骤形成在沟槽内，以形成具有多个导电基座的单个、连续的导电部件；
图7B示出了图7A和7A’的结构的尺寸的顶视平面图；以及
图7C至7D示出了具有多个导电基座的本发明又一实施例的顶视平面图。
【具体实施方式】
在对本发明优选实施例的描述中将参照附图中的图1A至7D，其中相同的附图标记表示本发明相同的部件。本发明的部件不必在附图中按比例示出。
本发明公开了一种双光刻掩模法(two lithographic mask method)，用于开发高k介电电容器，其利用独特改进的内嵌工艺在沟槽内形成导电基座从而增大所得电容器的表面积。为建立电容器而采用的该两个掩模是构图沟槽和沟槽内的基座所需的。所得结构实现了具有顶和底金属电极的高k介电电容器，顶和底金属电极优选都由低电阻率的铜构成。同MOS电容器相比，金属电极的使用产生了很大电压范围上的更高的电压线性，并且改善了品质因数。铜极板的使用导致了较低的RC延迟和更好的电迁移阻抗(electro-migration resistance)。
由于导电基座形成在沟槽内，因此电容器具有增大的表面积。由于沟槽内的导电基座而增大的表面积有利地使得电容器具有高电容量C，如下面的公式所示：
C＝ε0εrd/A
其中，ε0为真空介电常数，ε0＝8.85×10-14F/cm，εr为相对介电常数(也称作介电常数或“k”)，A为极板的表面积，而d为介电层的厚度。
在本发明的优选实施例中，同不具有基座的结构相比，底电极基座可增大电容器的表面积大约至少40％或更大。集成设计还避免了所得电容器的顶电极与底电极之间的短路，以及避免了为形成电容器内的通孔接触而在衬底上建立表面形貌的额外的步骤。
根据本发明参照图1A至7D的描述，将使本发明得到更好的理解。
图1A示出了在衬底上形成单个内嵌金属互连层的初始步骤。如图所示，第一层间介电(ILD)层12设置在衬底层10上。ILD层12可包括诸如SiO2、Si3N4、氟化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、如SiLK、掺碳氧化物等的低k电介质的材料，而衬底层10可包括诸如硅、Si3N4、或下面的Cu/Al互连层上的蚀刻停止层的材料。ILD层可通过已知技术沉积，包括化学汽相沉积(CVD)法、溅射或用于有机物的旋涂法。在ILD层12形成于衬底10上以后，通过使用ILD层12上的掩模构图ILD层、接着蚀刻ILD层12的暴露部分，在ILD层12中形成第一沟槽开口14。开口14可形成至约0.1μm至约7.0μm范围的深度，而x、y方向的尺寸的范围在约5μm至约400μm，优选尺寸约为12μm乘50μm。
接着，可在开口14中形成包括内衬层(liner layer)或种层(seed layer)(内衬/种层)16的阻挡层，用于保形地覆盖开口14中的所有侧壁。内衬16可包括钽、氮化钽或其组合物，如本领域所知，而种层可包括启动例如铜、镍等的镀覆的层。内衬/种层16可通过已知技术沉积至约100至约5000的厚度，该技术包括(但不限于)溅射。
当内衬/种层16保形地覆盖了开口14的所有侧壁时，电镀导电金属(层18)，以填满空腔，接着通过平整化去除所有多余的导电材料，并提供结构的平整表面。优选的导电金属为铜。然后，可保形地在整个平整表面上设置帽层20至约100至约5000的厚度。帽层20可包括诸如Si3N4等的材料。因此，单内嵌金属层C1(图7B)，即导电层18，形成在衬底上，如图1B所示。
如图1C所示，当形成了帽层20时，随后在整个结构上通过CVD沉积第二ILD层22至约0.1μm至约7.0μm的深度，优选为4μm。第二ILD层22可包括诸如SiO2、Si3N4、FSG、PSG、如掺碳氧化物、SiLK等的低k电介质的材料。然后，将第二沟槽24蚀刻至第二ILD层22内(图2A)，停止在帽层20的顶面，从而暴露帽层20的一部分。沟槽在第二ILD层20的直接位于导电层18上方的部分中蚀刻，使得第二沟槽24的x、y尺寸等于或小于导电层18的x、y尺寸，即从约3μm至398μm，优选约为10μm×48μm。这样，第二沟槽24就位于导电金属区域内。此第二沟槽24可通过已知技术蚀刻，包括例如使用如CHF3、CF4等的气体的反应离子蚀刻。根据本发明，此沟槽24将用作其中形成电容器结构的空腔。或者，第二沟槽24可以比下面的金属层18大。在沟槽蚀刻期间的微成槽(micro-trenching)中，阻挡层20下的层12的出现对于形成尺寸比导电层18小的沟槽24至关重要，如图2A和2B’所示。
当在第二ILD层中形成了沟槽24时，可选择地在结构上沉积阻挡层，以保形地覆盖结构的整个表面，以及第二沟槽内的侧壁，如图2B所示。或者，在优选实施例中，无阻挡层沉积在结构之上，如图2B’所示。对于阻挡层26沉积在结构上，其直接沉积在帽层20的暴露部分上，从而直接与帽层的这些暴露部分相接触。阻挡层26可包括诸如Si3N4等的材料，通过诸如PECVD的已知技术沉积至约100至约5000的厚度。根据本发明，阻挡层26防止了后续步骤中诸如铜扩散的金属扩散。
如图3A、3A’和3B所示，当形成第二沟槽24时，透过帽层20蚀刻窗口34，从而暴露导电层18的将要形成用于本发明的电容器的基座结构的部分。在此期间，在第二沟槽24的底部形成掩模，然后利用仅对帽层20具有选择性而对于导电层18不具有选择性的蚀刻剂去除帽层20的暴露部分(图3A’)。或者，如图3A所示，在第二沟槽24的底部形成掩模，从而蚀刻阻挡层26并随后蚀刻帽层20。蚀刻剂可包括诸如CHF3、CF4等的气体。窗口34蚀刻成x、y尺寸在约1μm×10μm至约100μm×300μm的范围，优选为约4μm×40μm。
图3B示出了图3A和3A’中的窗口34形成后的顶视平面图。如图所示，窗口34的x、y尺寸小于第二沟槽24的x、y尺寸，使得窗口34完全在第二沟槽的线条区域中。类似地，第二沟槽24具有小于导电线条18的x、y尺寸，使得第二沟槽24完全在导电层的线条区域内。例如，如图3B所示，导电层18(C1)具有12μm×50μm的x、y尺寸，第二沟槽24(T1)具有10μm×48μm的x、y尺寸，而窗口34(T2)具有4μm×40μm的x、y尺寸。如此，窗口34的侧边缘35至少在第二沟槽24的侧边缘25之内3μm。距离沟槽边缘的这一距离可以变化，以实现多基座结构。当沟槽24比导电层18大时，窗口34完全在第二沟槽的线条区域内。
参照图4A和4A’，在形成了窗口34从而暴露出下面的导电层18的部分后，在暴露的层18上选择性地沉积金属层，从而与导电层18相接触，并形成具有约0.1μm至约6.0μm范围的高度的本发明的导电基座40，优选高度约为3μm。此导电基座40是本发明的关键方面，因为其用于构成具有增大的面积的电容器。金属层可包括与下面的导电层18相同的材料，或者可选地，可包括诸如Ni-Au的不同的导电材料。金属层可通过已知的选择性沉积技术沉积。导电基座也可通过诸如铜的导电层的电镀或模板镀(pattern plating)(也即本领域所知的透抗蚀剂镀(through-resist plating))建立。例如，铜可直接通过已知的化学镀技术仅沉积在暴露的导电层18上，同样优选使用铜，以形成导电铜基座40。在其中未在结构上设置阻挡层26的实施例中(图3A’)，可执行覆盖阻挡蚀刻工艺(blanket barrier etch process)以在导电层18上形成导电基座40后去除帽层的20的暴露部分。此覆盖阻挡蚀刻工艺对导电基座40和导电层18的导电材料具有选择性，从而仅去除帽层20。
如此，图4A和4A’中示出的所得结构提供了具有用于形成电容器的导电基座40的单个连续导电部件42，而单个导电部件42通过组合导电的电镀层18和导电基座40形成。
根据本发明，然后可使用单个导电部件42形成各种不同的电容器(图4A和4A’)，而导电基座40用作所得电容器的底电极。可构成的电容器包括金属-绝缘体-金属电容器等内的单层、双层、或三层或多层介电材料。
参照图5A至5F’，示出了用于形成包括单层高k介电材料的电容器的工艺步骤。当形成了单个、连续导电部件42后，可在衬底的表面上保形地沉积阻挡层50，接着在阻挡层50上保形地沉积前体膜60(图5A)。阻挡和前体膜的厚度可从约50至约5000变化。阻挡膜防止下面的连续导电部件42的导电基座40与上面的前体膜60之间的界面接触。阻挡膜50可包括(但不限于)钨、钼等，而前体膜60可包括(但不限于)氮化钽(TaN)、钽、铝、锑、铋、铪、铌、钛、钨、钇、锆等。优选阻挡膜为钨而前体膜为TaN。
如图5B所示，具有高k介电层的电容器随后形成于单个导电部件上，优选通过阳极氧化。此高k介电层利用通过阻挡层从下面的导电基座隔开的前体膜的阳极氧化产生。前体膜可包括(但不限于)诸如TaNx、Ta、TaSix、Hf、A1、Sb、Bi、Hf、Nb、Ti、W、Y和Zr的材料。优选，基于阳极氧化电压与TaN前体膜60的厚度之间的关系，部分地或完全地氧化TaN前体膜60。如此，形成了高k、低泄漏的介电膜62，优选包括Ta2O5膜。依据形成具有高k介电层的电容器的实施例产生的阳极氧化物和/或高k介电膜包括(但不限于)Nb2O5、Ta2O5、TiO2、WO3、Y2O3、ZrO3等。
除去形成单层高k介电材料外(图5A至5F’)，可如图6A至6F’所示地形成多层高k介电金属-绝缘体-金属电容器。如图6A所示，在形成了单个、连续导电部件42时，阻挡层50保形地沉积在衬底的表面上，接着在阻挡层上保形地沉积另一层外封膜160(厚度与阻挡层的厚度可比)。阻挡层50和外封层160防止了下面的连续导电部件42的导电基座40与顺序的高k介电沉积工艺之间的接触。阻挡层50可包括钨、TaN等，而外封膜160可包括TaN、氮化钛(TiN)等。优选阻挡膜和外封膜为TaN。
如图6B所示，多层或单层高k介电叠层随后形成在单个导电部件42上。三层介电叠层包括直接位于中间高k介电层165之上的顶部低泄漏介电层163A，高k介电层165顺序在底部低泄漏介电层163之上。低泄漏层163和163a可通过已知的沉积技术形成，包括(但不限于)：例如金属有机物化学汽相沉积(MOCVD)；等离子增强化学汽相沉积(PECVD)等。
用于低泄漏层的沉积的优选方法为原子层沉积(ALD)。ALD整体上为保形工艺，其中反应物在彼此通过吹清气体隔开的脉冲中提供。每个反应物脉冲化学地与晶片表面反应，由此提供了固有的更好地控制，以实现精确的单层生长。低泄漏层163和163A可由包括Al2O3、Si3N4等的材料构成，而高k层165可包括Ta2O5、Si3N4、SiO2、HfO2等。中间层165可通过MOCVD、ALD等沉积，以提供包括直接位于Ta2O5层165上的Al2O3层163A(该两层按顺序直接在Al2O3层163上)的所得三层叠层。介电层的厚度可基于电容量的需求从约10至约1000变化。可使用的替换的介电膜包括(但不限于)Si3N4/Ta2O5、Al2O3/Ta2O5、Al2O3/HfO2、Si3N4/HfO2、SiO2/Ta2O5、SiO2/HfO2的双层叠层、或诸如Al2O3、Ta2O5、HfO2、SiO2、Si3N4等的单层高k介电层。
在图5B的单个阳极化介电层62或图6B的多组成介电层163A、165和163形成在具有基座40的导电部件42上之后，随后直接在单层介电层或三层介电层上沉积阻挡/种层64。优选阻挡/种层64为通过已知技术沉积至约50至约5000范围内的厚度的钽、氮化钽和铜。
图5C至5F和6C至6F介绍了顶电极制造的工艺步骤。如图所示，优选为铜的导电金属层66随后通过已知的电沉积技术沉积至一定厚度，从而覆盖Ta/TaN/Cu种层64，并至少填充直接位于单个连续导电部件42之上的、在图5C和6C中以附图标记67表示的暴露区域。此电镀铜层66将用在后续步骤中，用于形成所得电容器的顶电极。然后，抛光电镀铜层66，例如通过化学机械抛光技术，从而平整化结构的表面。化学机械抛光继以通过后续的抛光Ta/TaN/Cu种层64的平整化，接着抛光图5B的Ta2O5高k介电膜62单层或图6B的低泄漏介电层163A、高k介电层165、低泄漏介电层163的三层。化学机械抛光通过抛光阻挡层50、150而继续，停止在第二ILD层22上。
在包括阻挡层26的结构中(图4A和5A至5F)，当到达阻挡抛光停止层26时停止前述的抛光步骤。然后在结构的平整表面上沉积第二帽层68至从约100至约5000的厚度(图5D和6D)。此第二帽层68优选包括与第一帽层20相同的材料，因此导致了单个连续帽层70，如图5E和6E所示，其电学地将所得电容器100的顶电极90从电容器100的底电极42隔离开。优选，此第一和第二帽层20、68为氮化硅层。
参照图5F和6F，在连续帽层70上设置ILD层80，并且顺序地在结构中设置接触85、86。该些接触可包括(但不限于)内嵌铜或钨，而第一接触85与顶电极90直接接触，第二接触86与底电极42直接接触。如图5F所示，所得的结构为具有单层高k介电层62(图5B)的双重内嵌通孔接触，或者，所得的结构为具有低泄漏介电层163A、高k介电层165、低泄漏介电层163的三层(如图6F所示)的双重内嵌通孔接触。
图5F’示出了依据上述与图5A至5F相关的说明在不具有设置在结构(图3A’)上的阻挡层26的衬底上(如图4A’所示)制造的具有单层高k介电层62的双重内嵌通孔接触。类似地，图6F’示出了依据上述与图6A至6F相关的说明在不具有设置在结构(图3A’)上的阻挡层26的衬底上(如图4A’所示)制造的具有低泄漏介电层163A、高k介电层165、低泄漏介电层163的三层的双重内嵌通孔接触。
因此，本发明有利地提供了沟槽内的基座，从而增大了沟槽内的表面积，并由此为建立所得电容器增大了电容量。例如，在图5F’所示的实施例中，所得电容器的总电容量与其中不具有基座或空腔的同尺寸结构相比明显增大。从下面与使用图3B的尺寸的图5’的单基座40结构相关的表，可更加容易地理解结构表面积的增大。如表中所示，在本实施例中，沟槽侧壁和底部、以及基座40侧壁和顶面x、y尺寸的组合提供了用于形成电容器的1208μm2的总表面积。相比，在相同的尺寸下，无基座且其中仅沟槽的底部通常用于建立电容器的传统电容器(沟槽40底部的x、y尺寸为10μm×48μm(T1))(见图3B)提供了480μm2的表面积用于建立电容器。因此，在沟槽内使用本案的单基座40增加了用于建立电容器的表面积电容量至少2.5倍。因此，在图5F所示的实施例中(具有阻挡层26)，电镀导电层18上的阻挡层的出现减小了总体电容量，因为具有较低介电常数的层的出现。
单基座结构表面积 沟槽面积 表面x、y尺寸(μm) 表面积 沟槽侧壁(S1) 2((48×4)+(10×4)) 464μm2 基座侧壁(P1) 2((40×3)+(4×3)) 264μm2 基座顶面(T1) (4×40) 160μm2 沟槽底面(A1) 2(3×48)+2(4×4)) 320μm2 总计 1208μm2
参照图7A，7A’至7D，在本发明的另一方面中，可在多个沟槽34(T2)内建立多个导电基座40，从而再进一步增大用于建立电容器的表面积。此多个导电基座40可具有各种形状和尺寸，如图7B至7D的顶视平面图所示。
例如，如图7A，7A’至7B所示，可在五个窗口(T2)内建立五个基座40。增大的表面积的结果显示在下表中。沟槽侧壁和底以及五个基座40的侧壁和顶面的组合的x、y尺寸提供了用于建立电容器的2174μm2的总表面积。如上，相同尺寸的传统电容器(具有10μm×48μm(T1)的沟槽底部x、y尺寸)提供了480μm2的表面积用于建立电容器。于是，与相同尺寸的传统横向电容器相比，在沟槽(T1)内使用五个基座40增大了表面积4.5倍。因此，对于在沟槽中建立多个基座40的情况，所得的电容器的表面积显著地增大，从而提供了明显更高的电容量。另外，电镀导电层18上阻挡层的出现明显降低了总体电容量，因为具有较低介电常数的层的出现。
五个基座结构表面积 沟槽面积 表面x、y尺寸(μm) 表面积 沟槽侧壁(S1) 2((48×4)+(10×4)) 464μm2 基座侧壁(P1) 5[2((40×3)+(1×3))] 1230μm2 基座顶面(T1) 5(1×40) 200μm2 沟槽底面(A1) 4(1×48)+2(0.5×48)+2(4×1×5) 280μm2 总计 2174μm2
因此，本发明建立了具有金属电极的高k介电电容器。根据本发明，意外地发现通过在沟槽内设置至少一个基座，可实现具有增大的表面的多种具有更高电容量的新型结构。多组成高k介电膜(上述)的新颖使用明显改善了电学性能(低泄漏电流和高击穿电压)，并产生了很高的电容量。使用原子层沉积提供了保形的高k介电薄膜，其可以制造具有5至20fF/μm2的高电容量密度的器件。该结构的几何形状防止了电容器的顶电极与底电极之间的短路。铜电极的内嵌工艺提供了很高的品质因数、很低的串联电阻，并改善了电迁移阻抗。
虽然已经对本发明结合具体的实施例进行了详细描述，但对于本领域技术人员而言，在前面描述的基础上可进行多种替代、改动和变化是显而易见的。因此，希望所附的权利要求将包括这种属于本发明的范围和实质的替代、改动和变化。