静电放电防护组件以及其制造方法 【技术领域】
本发明涉及一种静电放电(electrostatic discharge，ESD)防护组件以及形成该组件的方法，特别涉及一种以双栅结构制造过程(dual gate process)制作的ESD防护组件以及相关的设计方法。
背景技术
随着集成电路(integrated circuits)的集成度越来越高，集成电路也变的更容易受外在环境影响而损伤，特别是受到ESD事件的损害。譬如说，ESD损害可以是指着集成电路的某一接脚(pin)接地时，以另一接脚去接触带有静电电荷的物品，静电电荷流过集成电路时造成的损害。也因此，不论是输入接脚或是电源接脚，这些提供给集成电路与外界联络的接脚都应当适当的搭配ESD防护组件或是电路，至少要使集成电路符合一般商用集成电路的ESD最小耐受力的需求。
栅极接地或是栅极接到一正电压的负型金氧半场效晶体管(Negative-type Metal On Semiconductor Field Effect Transistor，NMOS)经常被用来当成集成电路中的主要ESD防护组件。而业界皆知的是，作为ESD防护组件的NMOS，其漏极的接触洞(contact)必须要距离其栅极一段特定的距离，可能是数微米。这隐含的意思是NMOS的漏极与接合焊垫之间必须串联有一展阻(distributed resistor)，且该展阻的阻值必须足够大，以分散ESD事件时产生的大电流，才不会使ESD电流单单流过NMOS栅极的局部位置而烧毁了NMOS。而且，该展阻也可以提高附近掺杂区的电压值，使ESD电流更均匀的流至栅极下的信道区。
然而，增进集成电路运算速度的金属硅化物(salicide)制造过程却降低了先前所提到地展阻阻值，同时也降低了NMOS的ESD耐受力。从另一个角度看，在金属硅化物(salicide)制造过程下，要制作阻值够大的展阻会耗费相当大的成本。
一种解决上述问题的现有方法是加入金属硅化物阻挡制造技术，来使金属硅化物不形成在某些特定区域。然而，成本的增加以及制造过程的复杂却是难以避免的问题。
美国专利编号5,721,439公开了一NMOS结构。该NMOS结构在漏极区设置了许多的隔绝岛，如图1所示。瞬时的ESD电流流往漏栅边界的过程里，绕过了隔绝岛，从而增加了展阻，也增进了ESD耐受力。
美国专利编号5,248,892公开了另一NMOS结构，该NMOS结构具有一电阻，其宽度大约就等于主动区的宽度。该电阻具有数条的钛化硅(titaniumsilicide)大致平行的设于电阻区(N形井)中，以增加漏极的电阻值。
美国专利编号6,046,087公开了一ESD防护组件，使用了一第二栅结构来阻挡金属硅化物的形成。第二栅结构横跨过主要NMOS的漏极区，将漏极区切割成两个区域。
【发明内容】
本发明主要目的在于，提出一种用于静电放电防护的结构，结合两种原本用于不同电压的组件在同一主动区中。
本发明另一个目的在于，提出一种用于静电放电防护的金氧半晶体管(MOS)结构，要适当的降低ESD防护组件的触发电压。
本发明还一个目的在于，提出一种提早触发一静电放电防护的方法，提早触发静电放电防护组件。
本发明还一个目的在于，提出一种具有低触发电压的一静电放电防护组件的制作方法，使静电放电防护组件具有低触发电压。
本发明还一个目的在于，提出一种具低ESD触发电压的二极管结构，具低ESD触发电压。
本发明还一个目的在于，提出一种操作于一相对高电压的调整结构(exceeding-voltage-rating structure)，用以增强静电放电防护。
本发明还一个目的在于，提出一金氧半晶体管结构，用以静电放电防护。
本发明还一个目的在于，提出一静电放电防护结构，用以静电放电防护。
本发明还一个目的在于，提出一种集成电路，以一制造过程制作，该制造过程来制作一金氧半晶体管的一栅极下的绝缘物，而该金氧半晶体管适用以操作在一第一操作电压。
根据上述的目的，本发明公开一种用于静电放电防护的金氧半晶体管(metal on semiconductor transistor，MOS)结构，适用于一种双栅结构制造过程。该双栅结构制造过程是用以制作具有一第一厚度的一第一栅氧化层以及具有一第二厚度的一第二栅氧化层，该第一厚度小于该第二厚度。该MOS结构包括有至少一第一岛结构以及一栅结构。该第一岛结构具有一第一导电区块以及一第一栅氧化物区块，该第一导电区块堆栈于该第一栅氧化物区块上。该栅结构具有一栅介电层，该栅介电层较该第一栅氧化层厚。
该栅结构可以是具有厚栅氧化层的控制栅或是场组件的场氧化层。
该MOS结构的源极以及漏极可以分别耦接至两个接合焊垫。
本发明的优点在于，因为岛特殊的结构，所以该MOS结构的崩溃电压减低，相对的，加快了ESD触发速度，增强了ESD耐受力。
本发明还提供了一种提早触发一静电放电防护组件的方法，适用于一种双栅结构制造过程。该双栅结构制造过程用以制作具有一第一厚度的一第一栅氧化层以及具有一第二厚度的一第二栅氧化层，该第一厚度不同于该第二厚度。该方法首先提供该静电放电防护组件，该静电放电防护组件具有一第一静电放电触发电压。接着，该方法放置一岛结构于该静电放电防护组件之中或是邻接于该静电放电防护组件。其中，该岛结构具有一第二静电放电触发电压，该第二静电放电触发电压较该第一静电放电触发电压低，以使该静电放电组件于一静电放电事件中能提早触发。
本发明还提供一种制作具有低触发电压的一静电放电防护组件的制作方法。首先形成一主动区于一半导体芯片上，该主动区被一场氧化区环绕。接着形成一第一栅氧化层于一第一区域以及一第二栅氧化层于一第二区域，该第一与该第二区域位于该主动区中，其中，该第一氧化层与该第二氧化层的厚度不同。接着，形成一导电层于该第一与该第二栅氧化层上。最后，图案化该导电层，以在该第一区域形成一第一组件，在该第二区域形成一第二组件。
第一组件可以是一操作在较高电压的NMOS栅极，第二组件可以是一个岛结构。
本发明还提供一种操作于一相对高电压的调整结构(exceeding-voltage-rating structure)，用以增强静电放电防护，适用于一种双栅结构制造过程。该双栅结构制造过程用以制作具有用于一相对低电压的一第一栅结构以及用于该相对高电压的一第二栅结构。该调整结构包括有一第一区域、一第二区域以及至少一岛结构。该第一区域用以形成一第一导电型的一第一层。该岛结构具有该第一栅结构，形成于该第一层上。该第二区域设于该第一区域中，用以形成一第二导电型的一第二层，并形成一PN接面于该第一层与该第二层之间，该第二层的轮廓由该岛结构与该第二区域所限定。其中，该岛结构至少部分的与该第二区域重叠，以降低该PN接面的静电放电触发电压，且该调整结构用以操作在适用于该相对高电压的一规格。
本发明还公开了一种集成电路，以一制造过程制作，该制造过程来制作一金氧半晶体管的一栅极下的绝缘物，而该金氧半晶体管适用以操作在一第一操作电压，该集成电路包括有：一主动区，大致的被一隔绝区所环绕；一第一重掺杂区，设置于该主动区的内；以及一第一岛结构，具有一第一导电区块堆栈于一第一栅氧化层上，该第一栅氧化层具有一第一厚度，该第一岛结构邻接于该第一重掺杂区，该第一重掺杂区耦合至一电源线，该电源线在该集成电路正常操作时，提供一第二操作电压；其中，该第二操作电压高于该第一操作电压。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明。
【附图说明】
图1为美国专利编号5,721,439中所公开的具有许多的隔绝岛的一NMOS结构；
图2为依据本发明的一NMOS布局图；
图3为图2中沿着A-A’线的剖面示意图；
图4为另一依据本发明实施的NMOS的布局图，其中，岛结构中的氧化层区块具有不同的厚度；
图5为图4中沿着A-A’线的剖面示意图；
图6为依据本发明实施的一场组件(field device)的布局图；
图7为图6中沿着A-A’线的剖面示意图；
图8为一依据本发明实施的二极管布局图；
图9为图8的二极管于A-A’线的剖面示意图；
图10为一具有十字架形的岛结构的二极管布局图；
图11显示了一修改旧有组件数据库(cell library)中的NMOS的方法流程图；
图12A至图12G描述了本发明的ESD防护组件在制造过程流程中不同制造过程阶段的剖面图；以及
图13A至图13F描述了本发明的ESD防护组件在另一套制造过程流程中不同制造过程阶段的剖面图。
符号说明：
多晶硅栅极12场氧化层13
主动区14、35源极扩散区14a
漏极扩散区14b接合焊垫16
岛结构20、38、50漏极接触洞23
p形基体30p+防护环区31
n+扩散层32场氧化层34
多晶硅区块36、42薄氧化层区块37
次区域51主动区60
p形基底62栅氧化层63
场氧化层(隔绝)区64厚栅氧化层65
光阻层66薄栅氧化层67
第二区域68第一区域69
氮化硅层71
【具体实施方式】
本发明特别适用于一双栅结构制造过程。双栅结构制造过程可以在一集成电路上制作出两种不同厚度的栅氧化层。厚栅氧化层适用于操作在高电压应力且具有较好的可靠度。而薄栅氧化层则适用于承受较低的电压应力。譬如说，以0.25微米互补式金氧半制造过程为例，厚度40埃的栅氧化层适用于操作在2.5伏特的金氧半晶体管(metal-oxide-semiconductor field effecttransistor，MOS)，但是厚度为70埃的栅氧化层则适用于3.3伏特的MOS。
第一实施例
图2为依据本发明的一NMOS布局图。图3为图2中沿着A-A’线的剖面示意图。
图2中的ESD防护组件是一个多指状的NMOS，其两个多晶硅栅极12相互耦合，且该多晶硅栅极12中的栅氧化层为厚栅氧化层。
主动区14被一场氧化层所构成的隔绝区所包围。场氧化层多半是由局部氧化法(local oxidation，LOCOS)或是浅沟隔离(Shallow trench isolation，STI)制造技术等制作。该主动区14一般是以n形掺杂物布植、掺杂、回火(anneal)后而形成一n形重掺杂(n+)层。离子布植会受在主动区中的栅结构、多晶硅区块、或是场氧化层所阻挡。在主动区14中，两个多晶硅栅12下方会形成两个信道区。两个多晶硅栅12中间的主动区定义为漏极扩散区14b，作为一个阳极且耦接至一接合焊垫16。包夹两个多晶硅栅12的部分主动区则定义为两个源极扩散区14a，作为一个阴极且可耦接至一电源线Vss。漏极扩散区14b与源极扩散区14a之间以多晶硅栅12以及信道区相隔离。岛结构20散布在漏极扩散区14b中，每个栅结构20以一多晶硅区块36与一薄氧化层区块37堆栈所构成。有些岛结构20可部分的与漏极扩散区14b相重叠，也就是部分地落于漏极扩散区14b，而部分地落于隔绝区中。有些岛结构则完全地坐落在漏极扩散区14b中，或是完全的被漏极扩散区14b所包围。
在图3中，由右到左，依序为在漏极扩散区14b中的一漏极接触洞23、3排具有薄栅氧化层的岛结构20、具有厚栅氧化层的一多晶硅栅极12、源极扩散区14a以及最后在p形井或是p形基体30的p+防护环区32(未显示于图2中)。漏极扩散区14b可以耦接至一接合焊垫，源极扩散区14a以及p形基体30可以耦接至一电源线Vss。最重要的特征在于，至少有一个岛结构20具有薄栅氧化层区块，而多晶硅栅极12则具有厚氧化层。
表一显示了许多个传统与本发明的240微米宽、0.6微米长多指状NMOS的ESD防护力比较表。
依据本发明实施的NMOS，如同表一上的结果所示，相较于现有技术的NMOS，具有相当卓越的ESD耐受力。如此良好的改善乃是因为其具有较低的触发电压。在表一中两个传统的NMOS，虽然触发电压没有差别，但是ESD耐受力却有区别，此乃因为岛结构可以适当的分散ESD电流。然而，依据本发明的NMOS具有最好的ESD耐受力，此乃因为两个主要的因素1)岛结构分散了ESD电流；以及2)具有薄栅氧化层区块的岛结构提供了较低的触发电压，也同时增快了NMOS在ESD事件的触发速度。
表一 栅氧化层厚度放电触发电压人体模式的ESD 防护耐受力多晶硅栅极岛结构的栅氧化层区块现有技术 NMOS 70A没有岛结构 9V 1.5KV现有技术 NMOS 70A 70A 9V 2.5KV本发明的技术NMOS 70A 40A 7.5V ＞8KV
因为在图2中的NMOS的控制栅具有厚栅氧化层，所以图中的NMOS可以操作在厚氧化层专为的设计的较高电压。虽然说，图2与图3中的岛结构均为薄氧化层区块，而薄氧化层本是为了较低电压而设计，然而岛结构中的栅氧化层区块并不会受到过高电压应力，因为岛结构上的多晶硅为电性浮动状态，会自动耦合在漏极扩散区以及该岛结构下方的半导体基体中的电压变化，而降低了跨在岛结构中的栅氧化层区块的电压应力。也就是说，图2与图3中的NMOS，就算操作在该相对高电压，也没有可靠度(reliability)的问题。
第二实施例
图4显示一依据本发明实施的NMOS的布局图，其中，岛结构中的氧化层区块具有不同的厚度。图5为图4中沿着A-A’线的剖面示意图。
并非所有的岛结构均需要具有薄栅氧化层区块。具有薄氧化层区块的岛结构有两个主要的功能：1)分散ESD电流；2)提供较低的触发电压。只要在漏极扩散区14b中所有的岛结构，有一个岛结构具有薄氧化层区块，则第二个功能便可以达到。而第一个功能不论是具有厚栅氧化层区块或是薄氧化层区块的岛结构都可以达成。因此，在漏极扩散区14b中，不同的岛结构可以具有不同厚度的栅氧化层区块。图4与图5显示了如此的概念，其中岛结构20a排在最靠近多晶硅栅12的一排，具有薄氧化层区块，可以快速的触发NMOS，而其它的岛结构20b则具有厚氧化层区块，用以分散ESD电流。
第三实施例
图6为依据本发明实施的一场组件(field device)的布局图，其中，设置在信道区上方的场氧化栅(field gate oxide)的两侧分别邻接至两个扩散区。图7为图6中沿着A-A’线的剖面示意图。
本发明并非限定适用于一般具有控制栅的NMOS，也可以适用于场组件的类的NMOS。所谓场组件是指其信道区上形成有场氧化层13，如图6以及图7所示。需注意的是，图7中，信道区是一侧向的npn双接面晶体管(bipolarjunction transistor，BJT)的基极，而两侧的扩散区是npn BJT的集极(collector)与射极(emitter)。图7与图6中的岛结构，有的具有厚栅氧化层区块，有的具有薄氧化层区块。
第四实施例
图8为一依据本发明实施的二极管布局图。图9为图8的二极管于A-A’线的剖面示意图。
本发明也可以适用于二极管结构，以降低二极管的崩溃电压，也就是降低二极管在ESD事件时的触发电压。图8与图9中的二极管的阴极为n+扩散层32，而n+扩散层32的轮廓由岛结构38与主动区35所定义。岛结构38由导电多晶硅区块42与堆栈于其下的薄氧化层区块37所构成。某些岛结构38完全位于主动区35的内。某些岛结构38则部分的与场氧化层34相重叠。二极管的阳极为邻接n+扩散层32的p形井或是p形基体30。p形井或是p形基体30与n+扩散层32接触形成PN接面。而p形井或是p形基体30透过p+扩散层44连接到接触洞。
本发明的二极管的阴极与阳极分别耦接到两个接合焊垫，譬如说电源接合焊垫或是输出入接合焊垫。在正常电源操作时，阴极的电压必须高于阳极的电压，使PN处于逆偏压的状态。譬如说，假使(Padx，Pady)为阴极与阳极的接合焊垫的组合，可能的组合至少包括(VDDH，VSSH)、(I/O，VSSH)、(VDDH，I/O)，(VDDH，VDDL)。
图8与图9的岛结构38提供了一个较低的崩溃电压。在ESD事件发生时，跨在PN接面的ESD应力会触使二极管崩溃，可以释放ESD电流，进而保护了集成电路中的其它组件。
虽然说图8与图9中的岛结构全部都具有薄栅氧化层区块，但是，这并不是必要的。只要在主动区中，至少有一个岛结构具有薄氧化层区块，低触发电压的需求就可以达成。所以，在图8与图9中的某些岛结构可以以具有厚栅氧化层区块的岛结构取代。而具有如此岛结构的二极管将会比没有如此岛结构的二极管有更低的触发电压。
需特别说明的是，图8与图9中的二极管的阴极耦接到一个接合焊垫以及一内部电路，而二极管的阳极则耦接到一VSS电源线。至于其它图中ESD组件(比较类似双接面晶体管)的阳极则耦接到一接合焊垫以及一内部电路，而阴极则耦接到一电源线。
第五实施例
岛结构可以将主动区分割为数个次区域，如同图10所示。其中，十字架形的岛结构50将二极管分割成四个次区域51。每个次区域51与其下的p形井/p形基体形成一个次二极管。四个次二极管透过接触洞与电连接线并联成为一个二极管。十字架形的岛结构50下具有薄栅氧化层区块，以便降低二极管的崩溃电压。
一般没有岛结构的二极管的崩溃电压约大于或等于10伏特。而此发明所提供的具有岛结构的二极管崩溃电压则低于10伏特。
第六实施例
图11显示了一修改旧有组件数据库(cell library)中的NMOS的方法流程图。旧有的组件数据库指的是没有使用岛结构的数据库。为了应用本发明至旧有的组件数据库，以增进其组件的ESD防护能力，首先，第一步骤是找出旧有组件数据库中有ESD防护力考量的NMOS(步骤90)。如此的NMOS都具有一源极区、一漏极区以及一栅极区。接着，将如此的NMOS复制(步骤92)。然后，将具有薄栅氧化层区块的岛结构放入或是并入复制的NMOS的漏极区(步骤94)。最后，具有岛结构的NMOS取代旧有的组件数据库中原本NMOS或是另外存成一个新的组件数据库(步骤96)。
如同之前所述，具有薄氧化层区块的岛结构有降低触发电压的能力，所以，NMOS与岛结构的结合可以大幅提高NMOS的ESD耐受力。在0.25微米CMOS制造过程中，一般NMOS的崩溃电压大约是9伏特，然而，如果加上了岛结构，其崩溃电压可以低到7.5伏特。如此新的结构已经于图1至图7中所呈现。而崩溃电压降低的量则依据制造过程不同而有所不同，差异量可能为0.5、1.0或是1.5伏特等。
本发明不只是应用于修改NMOS，同时也可以应用于修改旧有组件数据库中的二极管。岛结构可以放置在阳极或是阴极的扩散区中，藉此降低二极管的逆向崩溃电压，以增进二极管的ESD耐受力。如此新的二极管结构已经显示于图8中。
如此修改旧有组件数据库的方法可以利用工作站或是计算机中的适当程序自动的完成。被修改的组件可以包括任何的ESD组件，不单只是NMOS与二极管。
第七实施例
图12A至图12G描述了本发明的ESD防护组件在制造过程流程中不同制造阶段的剖面图。
图12A中的半导体芯片具有一p形基底62。P形基底62的表面定义有一个主动区60，受场氧化层(隔绝)区64所包围。场氧化层区64通常是以局部氧化法(local oxidation)或是浅沟隔离法(shallow trench isolation)所形成。
一栅氧化层63接着形成于主动区60上，如同图12B所示。形成的方法可以是氧化法或是化学气相沉积。
图12C显示了半导体芯片上形成了一个已经曝光显影的后的光阻层66。其中，部分的主动区60定义为第二区域68，也就是即将形成厚栅氧化层的区域，被光阻层66所覆盖。
移除主动区60内没有被光阻层66保护的区域上的栅氧化层，如同图12D所示。一般的方法是湿蚀刻法或是低能量的干蚀刻法。此时，主动区60中没有栅氧化层的区域定义为第一区域69。
图12E显示图12D中的光阻层66已经被去除。
图12F显示了第二区域中的栅氧化层被增厚而形成厚栅氧化层65，而第一区域也同时形成了薄栅氧化层67。一般的方法是以一道氧化制造过程来同时氧化第一以及第二区域中的主动区表面。
图12G显示了多晶硅栅极形成于半导体芯片表面。首先，先形成一多晶硅层于半导体芯片上；接着，微影制造过程以及蚀刻制造过程可以初步的定义多晶硅层的图案，因此，可以在主动区60内形成两个栅结构。利用现有的技术，可以形成侧壁子、n+扩散区以及n-扩散区等，如图12G所示。当然，金属硅化物制造过程(salicide)也可以选择性的在n+区域以与门结构的表面形成金属硅化物。两个栅结构的差异点在于栅氧化层的厚度：在第一区域中的为薄栅氧化层；在第二区域中的为厚栅氧化层。这两种栅结构可以依照应用不同而作为不同的组件。如果，第二区域中的栅结构横跨过主动区60且在正常操作时耦接到特定的电压准位时，它便是作为一个NMOS的栅极。如果在第一区域中的栅结构具有一个浮动的多晶硅区块，它便是一个岛结构。如同之前的实施例所述，如此的ESD防护组件具有较低触发电压，具有较佳的ESD耐受力。
第八实施例
图13A至图13F描述了本发明的ESD防护组件在另一套制造过程中不同制造阶段的剖面图。
图13A与图13B跟图12A与图12B完全相同，在此不在重复解释。
图13C显示了一个已经定义好的氮化硅形成于半导体芯片上。第一区域69(也就是将来要形成薄栅氧化层的区域)上设有一个被定义好的氮化硅层71。第二区域68(也就是将来要形成厚栅氧化层的区域)上则没有氮化硅层71。
接着，可以利用现有的氧化制造过程，来加厚第二区域68中的栅氧化层。而氮化硅层71保护了第一区域69中的栅氧化层免于被增厚。所以，第二区域形成了厚栅氧化层，第一区域形成了薄栅氧化层。
虽然本发明已以较佳实施例公开，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，可作些等效更动与修改，因此本发明的保护范围以权利要求为准。