多位闪存及其制造方法 【技术领域】
本发明是有关于一种非挥发性存储器(Non-Volatile Memory)，且特别是有关于一种多位闪存及其制造方法。
背景技术
非挥发性存储器中的闪存由于具有可进行多次资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器元件。
典型的闪存以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。其中浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字符线(Word Line)相接，此外还包括穿隧氧化层(Tunneling Oxide)和栅间介电层(Inter Gate Dielectric)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。当对此存储器进行程序化(Program)时，对控制栅极施加正电压，而对漏极区(或源极区)施加一较小的电压，使得在漏极区(或源极区)和基底之间产生的热电子经过穿隧氧化层射入并陷于浮置栅极中。由于注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中，因此这种存储单元只能储存“1”和“0”两种资料状态，而为一种单存储单元单位储存的存储单元。
然而，随着半导体元件集成度的增加，闪存亦往单一存储单元多位储存的趋势发展。举例来说，美国专利6420237号案即提出一种单一存储单元双位储存的闪存的制造方法。此专利案使浮置栅极隔离成两个独立地区块而形成双位结构。但是随着存储器储存资料的增加，单一存储单元双位储存已无法满足高密度储存资料的需求，因而需要一种单一存储单元多位储存的闪存。
【发明内容】
有鉴于此，本发明之一目的在于提供一种多位闪存及其制造方法，能够在单一存储单元中储存多位资料，因而可以增加元件的集成度。
本发明的另一目的在于提供一种多位闪存及其制造方法，能够避免闪存的过度抹除现象、并提升存储器元件的可靠度。
本发明提供一种多位闪存，此多位闪存是由设置于基底上的控制栅极、设置于控制栅极与基底之间的浮置栅极、设置于浮置栅极两侧的基底中的源极区与漏极区、设置于浮置栅极下方且位于源极区与漏极区之间的基底中的信道区与设置于浮置栅极中的隔离区所构成。其中，隔离区使浮置栅极分离成复数个导电区块，而形成导电区块数组，此导电区块数组从源极区至漏极区的方向为列的方向，每一列包括两个导电区块，每一行则包括n个(n为正整数)导电区块。而且，此多位闪存在未写入资料的状态下，同一列的导电区块下方的信道区具有相同启始电压，不同列的导电区块下方的信道区则具有不同的启始电压。
在上述的多位闪存中，控制栅极与浮置栅极之间、浮置栅极与基底之间分别具有栅间介电层与穿隧氧化层。
在上述结构中，浮置栅极中的隔离区使浮置栅极分离成多个导电区块而形成多位结构，而且不同列的导电区块下方的信道区具有不同的启始电压。因此可以在单一存储单元中储存多个位的资料量，而能够提升元件资料储存量与元件集成度。而且，由于隔离区将浮置栅极分离成多个导电区块(亦即，存储单元的各个位彼此分开)，因此还可以避免所谓二次电子注入的问题产生，而可以提升元件可靠度。
本发明提供一种多位闪存的制造方法，此方法于依序于基底上形成一层穿隧氧化层与一层导体层后，于导体层中形成隔离区，此隔离区使导体层分离成复数个导电区块，而这些导电区块形成一导电区块数组，此导电区块数组从一位线至另一位线的方向为列的方向，每一列包括两个导电区块，每一行则包括n个(n为正整数)导电区块。然后，于导体层上形成一层栅间介电层，并图案化此栅间介电层与导体层而形成浮置栅极。接着，于浮置栅极两侧的基底中形成位线，并于浮置栅极上形成控制栅极后，进行一启始电压调整步骤，使不同列的导电区块下方的信道区具有不同的启始电压。
在上述的多位闪存的制造方法中，其中导体层的材质为多晶硅化锗。而且，于导体层中形成隔离区的方法先于导体层上形成暴露预定形成隔离区的区域的图案化光阻层，然后进行一离子植入步骤，以于预定形成隔离区的区域植入一氧离子(或氮离子)，并进行一回火制作工艺，使氧离子(或氮离子)与多晶硅化锗层的硅反应而形成隔离区。
此外，在上述的多位闪存的制造方法中，更包括于位线上形成场氧化层与于浮置栅极的侧壁形成间隙壁。
在上述的多位闪存的制造方法中，本发明通过在导体层中植入氧离子(或氮离子)而形成隔离区。由于此隔离区使导体层分离成复数个区域，且不同列的导电区块下方的信道区具有不同的启始值电压，因此可以使一个存储单元具有多位结构，并可以在不增加存储单元体积的状况下，增加储存资料的位数并可以提升元件集成度。而且，由于隔离区将导体层分离成多个独立的区域(亦即，存储单元的各个位彼此分开)，因此还可以避免所谓二次电子注入的问题产生。
【附图说明】
图1A所绘示为本发明一实施例的多位闪存的结构上视图；
图1B所绘示为图1A中沿A-A’线的结构剖面图；
图2所绘示为本发明另一实施例的多位闪存的结构上视图；
图3A至图3F所绘示为本发明的闪存的制造流程上视图；以及
图4A与图4F所绘示为图3A至图3F中沿B-B’线的制造流程剖面图。标示说明：
100、200：基底 102：栅极结构
104：源极区 106：漏极区
107、107a、107b、234a、234b：信道区
108：穿隧氧化层 110、230：浮置栅极
112、214：闸间介电层 114、228：控制栅极
116、212：隔离区
110a、110b、110c、110d、110e、110f、204a、204b、204c、204d：导电区块
202：氧化层 204、226：导体层
206、216、232：图案化光阻层
208、218：离子植入步骤 210、220：掺杂区
222：场氧化层 224：间隙壁
【具体实施方式】
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
以下请参照所附图式，其用以说明本发明的多位闪存的结构。图1A(上视图)与图1B(剖面图)为绘示本发明一实施例的多位闪存的结构。图2为绘示本发明另一实施例的多位闪存的结构上视图。在图2中，构件与图1A、图1B相同者给予相同的标号，并省略其说明。
请参照图1A与图1B，本发明的闪存是由基底100、栅极结构102、源极区104与漏极区106、信道区107所构成。栅极结构102位于基底100上。源极区104与漏极区106分别位于栅极结构102两侧的基底100中。信道区107设置于栅极结构102下方、源极区104与漏极区106之间的基底100中。
栅极结构102是由穿隧氧化层108、浮置栅极110、栅间介电层112与控制栅极114所构成。控制栅极114设置于基底100上。浮置栅极110设置于控制栅极114与基底100之间。栅间介电层112设置于控制栅极114与浮置栅极110之间，且栅间介电层112例如是氧化硅层、氧化硅/氮化硅层或氧化硅/氮化硅/氧化硅层。穿隧氧化层108则设置于浮置栅极110与基底100之间。在浮置栅极110中设置有一隔离区116，此隔离区116使浮置栅极110分离成多个导电区块而形成多位结构。这些导电区块成一数组，且从源极区104至漏极区106的方向为列的方向。其中，在此导电区块数组中，每一列包括两个导电区块，每一行则包括数个导电区块。而且，此多位闪存在未写入资料的状态下，同一列的导电区块下方的信道区具有相同启始电压，不同列的导电区块下方的信道区则具有不同的启始电压。在本实施例中以分成(2×2数组)四个导电区块(110a、110b、110c、110d)实例作说明。因此，在未写入资料的状态下，第一列中的导电区块110a与导电区块110b下方的信道区107a具有相同的启始电压。第二列中的导电区块110c与导电区块110d下方的信道区107b具有相同的启始电压。第一列中的导电区块110a和导电区块110b下方的信道区107a与第二列中的导电区块110c和导电区块110d下方的信道区107b具有不同的启始电压。
在上述结构中，浮置栅极110中的隔离区116使浮置栅极110分离成四个导电区块(110a、110b、110c、110d)而形成四位结构，而且导电区块110a和导电区块110b下方的信道区107a与导电区块110c和导电区块110d下方的信道区107b具有不同的启始电压。因此可以在单一存储单元中储存四个位的资料量，而可以提升元件集成度。而且，由于隔离区116将浮置栅极110分离成独立的四个导电区块(亦即，存储单元的四个位彼此分开)，因此还可以避免所谓二次电子注入的问题产生，而可以提升元件可靠度。
在上述结构中，以使浮置栅极110分离成四个导电区块110a～110d为实例作说明。当然，浮置栅极110也可以分离成四个导电区块以上(例如分离成图2所示的六个导电区块110a～110f)，然后再使不同列的导电区块下方的信道区具有不同的启始值电压，而可以形成多位结构。
上述说明本发明的多位闪存的结构，接着说明本发明的多位闪存的制造方法。图3A至图3F所绘示为本发明的闪存的制造流程上视图。图4A至图4F为分别绘示图3A至图3F中沿B-B’线的制造流程剖面图。
首先，请参照图3A与图4A，提供一基底200，此基底200例如是硅基底。然后，于基底200上形成一层氧化层202，做为穿隧氧化层之用。此氧化层202的形成方法例如是热氧化法。
接着，于氧化层202上形成一层导体层204，此导体层204的材质例如是多晶硅化锗。此导体层204的形成方法例如是以硅烷(Silane)、锗烷(Germane)与氢气为反应气体利用化学气相沉积法而形成之。
接着，请参照图3B与图4B，于导体层204上形成一层图案化光阻层206。此图案化光阻层206暴露出导体层204中预定形成隔离区的区域。
然后，进行一离子植入步骤208，以图案化光阻层206为罩幕，于图案化光阻层206所暴露的导体层204中植入例如是氧离子的掺质，而于导体层204中形成氧离子掺杂区210。氧离子的植入剂量为1×1018原子/平方公分至2×1018原子/平方公分左右，植入能量为20仟电子伏特至80仟电子伏特左右。当然，植入导体层204的掺质并不限定于氧离子，只要能够与硅反应形成绝缘材料者，都可以适用本发明。因此，植入导体层204的掺质也可以是氮离子或其它离子。
接着，请参照图3C与图4C，移除图案化光阻层206后，进行一回火制作工艺，以使氧离子(或氮离子)与导体层204中的硅反应成氧化硅(氮化硅)而形成隔离区212。此回火制作工艺的温度例如是950℃至1150℃左右。其中，隔离区212使导体层204分离成复数个隔离的导电区块。在本实施例中以隔离区212使单一存储单元的导体层204隔离成四个导电区块作说明。
然后，于基底200上形成一层栅间介电层214。此栅间介电层114例如是由例如是氧化硅层、氧化硅/氮化硅层或氧化硅/氮化硅/氧化硅层。此栅间介电层214厚度例如是50埃至150埃左右。此栅间介电层214的形成方法例如是化学气相沉积法。
接着，请参照图3D与图4D，于栅间介电层214上形成一层图案化光阻层216。此图案化光阻层216覆盖预定形成浮置栅极的区域，并暴露出欲定形成位线的区域。然后，以图案化光阻层216为罩幕，移除部分栅间介电层214、导体层204而暴露出预定形成位线的区域。然后，进行一离子植入步骤218，以图案化光阻层216为罩幕，于图案化光阻层216所暴露的两侧基底200中植入掺质，而于基底200中形成掺杂区220(位线)。植入的掺质例如是砷离子，砷离子之植入剂量为2×1015原子/平方公分至4×1015原子/平方公分左右，植入能量为50仟电子伏特左右。
接着，请参照图3E与图4E，移除图案化光阻层216后，进行一热制作工艺以于掺杂区220(位线)表面形成场氧化层222，并活化掺杂区220的掺质。其中，场氧化层222用以隔离掺杂区220(位线)与后续形成的控制栅极(字符线)。在形成场氧化层222时，也会于导体层204的侧壁形成间隙壁224。此间隙壁224可以隔离导体层204与后续形成的控制栅极(字符线)。
然后，于基底200上形成一层导体层226，其材质例如是掺杂的多晶硅，此导体层226的形成方法例如是利用临场植入掺质的方式，利用化学气相沉积法以形成之。
接着，请参照图3F与图4F。利用罩幕(未图标)将导体层226图案化，用以定义出控制栅极228(字符线)。在定义导体层226的同时，继续以相同的罩幕定义栅间介电层214、导体层204与介电层202而形成栅极结构。其中，导体层204作为浮置栅极230。亦即，本发明闪存的栅极结构由图标的控制栅极228、栅间介电层214、浮置栅极230与氧化层202的堆栈结构所构成。在本实施例中，每一个存储单元的浮置栅极230至少包括由隔离区212所隔开的四个分离导电区块204a、204b、204c、204d，其中导电区块204a、204b、204c、204d成一个2×2数组。
然后，进行一启始电压的调整制作工艺。首先于基底200上形成一层图案化光阻层232，此图案化光阻层232至少暴露导电区块204c、204d上方的控制栅极228。然后，以图案化光阻层232为罩幕，进行离子植入步骤，而于导电区块204c、204d下方的信道区234b植入掺质，以调整导电区块204c、204d下方的信道区234b的启始电压。于是，导电区块204c、204d下方的信道区234b与导电区块204a、204b下方的信道区234a具有不同的启始电压。因而，可以使一个存储单元储存四位的资料。后续完成闪存的制作工艺为公知技术者所周知，在此不再赘述。
在上述实施例中，本发明通过在导体层204中植入氧离子而形成隔离区212。此隔离区212使导体层204分离成复数个导电区域而形成多位结构，因此可以在不增加存储单元体积的状况下，增加储存资料的位数并可以提升元件集成度。而且，由于隔离区212将导体层204分离成四个独立的区域(亦即，存储单元的四个位彼此分开)，因此还可以避免所谓二次电子注入的问题产生。
而且，植入导体层204的掺质并不限定于氧离子，只要能够与硅反应形成绝缘材料者，都可以适用本发明。因此，植入导体层204的掺质也可以是氮离子或其它离子。
另外，此隔离区212也可使导体层204分离成四个以上的区域(例如六个、八个)，然后再使不同列的导电区块下方的信道区具有不同的启始值电压，而可以形成多位结构。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围权利要求书所界定者为准。