可编程逻辑单元结构 【技术领域】
本发明属于电子电路设计技术领域，具体涉及一种可编程逻辑单元结构，该结构适合于数据通路应用，可用于FPGA和可编程IP核的设计中。
背景技术
FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种被广泛应用的可编程逻辑器件，可以通过用户向器件内写入“编程数据”，实现不同功能的逻辑电路。FPGA的现场可编程特性可以降低电子系统的开发成本，缩短上市时间，减少系统维护升级成本。FPGA既可以作为电子系统开发的设计验证，也可以用于电子产品的成品生产，在各种军用、民用的电子产品中拥有广泛的应用。片上系统(SOC)是将一个电子系统集成在一块芯片上的技术。与普通的电子系统一样，在片上系统中也会大量应用到具有可变逻辑功能的可编程模块。因此要设计出可编程IP核，供SOC设计者用于系统设计。FPGA的核心部分与可编程IP核的核心部分有很大相似性，它们的结构(包括可编程逻辑单元结构和可编程互连线结构)可以采用同样的设计，在本发明中将它们统称为FPGA。
在诸如声音/图像处理、数字通信、实时控制等领域，需要大量的加法、乘法、FFT、DCT变换等运算。目前，这些运算往往采用DSP、FPGA或ASIC(专用集成电路)芯片来实现。在实时性要求较高的场合，往往采用FPGA或ASIC才能达到所需的计算速度。由于FPGA与ASIC相比在速度上较接近，而在开发速度、开发成本和应用灵活性上却要优越得多。因此，FPGA在数据通路的应用上具有很好的性能价格比，正被广泛地采用。可编程逻辑单元(Programmable Logic Cell，在本发明中简称为LC)是FPGA的核心功能单元。FPGA主要由阵列式的可编程逻辑单元组成，通过对可编程逻辑单元的不同配置和连接，编程成为不同地电路实现设计者所需的功能。在研究和商业领域提出了众多不同的可编程逻辑单元结构，主流的结构设计主要分为两大类：基于LUT(查询表，Look-Up-Table)的结构和基于基本门(主要是基于多路选择器)的结构。基于LUT的结构的LC功能灵活，但硬件面积较大速度较慢。基于MUX(多路选择器)的LC功能较弱不够灵活，但硬件面积较小，而且电路速度较快。设计一个在功能、面积、速度上取得优化、平衡的可编程逻辑单元结构对于FPGA的逻辑功能、电路性能、硬件利用效率等具有重要的作用。面对诸如数据通路等不同特定应用领域，需要将LC结构进行针对性的优化，因此仍然要有新的结构作出改进和提高。
【发明内容】
本发明的目的在于设计一种在硬件面积、电路速度、运作功能等方面达到优化平衡的可编程逻辑结构单元(LC)，以便能更好地应用于FDGA芯片及可编程片上系统等。
本发明提出的LC结构，在功能上以实现一位优化的全加器为目标，这一目标是基于“一位全加器是基本的运算单元”这一原理提出的。一个LC除了能高效地实现一位快速全加器FA(Full Adder)、一位乘法单元MU(Multiplication Unit)等适于数据通路的基本单元电路外，还能实现任意三输入单输出、部分四输入单输出函数及D触发器(D Flip-Flop)的功能。LC的结构精简，占用芯片面积小，是一种细粒度(Fine Granularity)的逻辑单元结构。因此本发明提出的LC结构，采用基于一位查询表(1-LUT)和多路选择器(MUX)的混合形式，其中，1-LUT作为基本的函数发生器。4个1-LUT(1-LUT(1)-LUT(4))和MUX1-MUX3组合实现任意三输入单输出和部分四输入单输出函数；在此基础上加上MUX4、MUX5，实现1位全加器；再增加与非门NAND2实现1位乘法器；1-LUT(1)-LUT(4)、MUX1-MUX3、NAND1-NAND3和NOR1组合实现D触发器。本电路结构能获得良好的性能和硬件利用效率。
另外，针对数据计算的电路应用，本发明提出的LC中还采用专用快速进位链的结构，在实现多位加法/乘法时，采用专用快速进位链加快加法/乘法计算中的进位。具体可分为水平和垂直两个方向上的专用快速进位链，以灵活的支持不同结构的阵列式计算电路，提供良好的阵列化结构多位计算能力。
本结构(缩写为LC)是一种自主设计的可编程逻辑单元新结构，针对数据通路应用领域进行了优化。LC在功能上基于一位全加器；在水平和垂直方向上都加入了专用进位链以满足数据通路所需的灵活进位；可配置为不同的工作模式，分别实现组合逻辑和时序逻辑。结构可以用于构成FPGA芯片，也可以用于构成可编程片上系统或片上系统中的可编程IP核心。具有硬件利用效率高和电路速度性能好的优点。
【附图说明】
图1为可编程逻辑单元(LC)的内部结构
图2为LC编程是组合逻辑模式时的单元模型
图3为LC编程是时序逻辑模式时的单元模型
【具体实施方式】
下面通过实施例和附图进一步描述本发明。
本发明设计的LC除了能实现一位快速全加器FA、一位乘法单元MU等适于数据通路的基本单元电路外，还能实现任意三输入单输出、部分四输入单输出函数及D触发器功能：
如图1所示，4个1-LUT和MUX1-MUX3组合，实现任意三输入单输出或部分四输入单输出函数，4个1-LUT、3个MUX(MUX1-MUX3)、与非门(NAND1-NAND3)和或门NOR1组合结构实现触发器，能获得良好性能和很高的硬件利用率。
另外，如图1所示，MUX4组成垂直进位链，由CVi输入的垂直进位输入和1-LUT2和MUX1输出的计算中间结构快速获得进位，从CVo垂直进位输出口向进位链中下一位的LC输出；MUX5组成水平进位链，由CHi输入的水平进位输入和1-LUT 2与MUX1输出的计算中间结构快速获得进位，从CHo水平进位输出口向进位链中下一位的LC输出专门用来提供算术运算的快速进位。由于数据通路计算中进位的方向比较单一，因此进位链在垂直和水平方向上都只提供一个方向的进位传递功能(例如图1所示结构中，水平方向只提供由右向左的进位传递，垂直方向只提供由下向上的进位传递)，这种设计既满足了电路中对进位功能的要求，又使进位结构简单高效。
本发明的LC结构可以配置为不同的工作模式，分别实现组合逻辑和时序逻辑。采用4组MOS管来实现组合逻辑和时序逻辑的功能转换。该LC有两种工作模式，当编程位P＝“1”时，SW1的4个MOS管开关导通，可以实现组合逻辑。反之SW2的4个MOS管开关导通，LC被编程实现时序逻辑。在组合逻辑模式下的模块框图如图2所示，是基于一位全加器的结构，即，其结构充分考虑了实现一个快速、优化全加器的需要。在水平和垂直方向上都加入了专用进位线，以满足数据通路所需的灵活进位。在该模式下，也能满足实现任意3输入和部分4输入的单输出组合逻辑的需要，而且也能获得很好的性能。在时序逻辑模式下的模块框图如图3所示，LC被编程为一个时序逻辑器件，可实现时序电路中最广泛使用的主从式D触发器。Din端为数据输入端；SET端为置位端；B0和B1分别为时钟输入端Clock0和Clock1，这两个输入端是相与的关系。因此，可以对输入的时钟信号进行使能控制。在时序模式下的LC和连线资源及其它LC相结合时，可以实现更复杂的时序电路。