ONO介电质及其制造方法 【技术领域】
本发明是有关于一种半导体器件及其制造方法，且特别是有关于一种快闪存储单元(flash memory cells)的氧化物-氮化物-氧化物(oxide-nitride-oxide，简称“ONO”)介电质(dielectric)及其制造方法。
背景技术
一半导体存储产品通常包含一存储矩阵(memory array)，其中包括矩阵排列的存储单元。半导体器件其中的一种类型是快闪存储元件，其中包括快闪存储单元。每一快闪存储单元包含一储存电荷的浮栅(floating-gate)电极。而此电荷由浮栅电极底下的一信道区域所提供。而此浮栅电极通常包含一储存电荷的介电材质。在浮栅电极中常见的介电结构为一氧化物-氮化物-氧化物(ONO)结构。
这种形式的结构在决定快闪存储元件的操作特性(operatingcharacteristic)及可靠性(reliability)上举足轻重。举例来说，一高品质的ONO介电结构应该提供如低缺陷密度(defect density)、长的故障平均时间(mean time to failure)以及高电荷保持性能(retention capability)。
用来形成ONO介电质的方法通常是单一晶圆热制作工艺(singlewafer thermal process)。然而，因为短反应时间，这种制作工艺所制作的ONO介电质材料具有不良的低密度结构。就因为这样的低密度结构，会使得ONO材料在后续制作工艺期间被侵蚀，而导致缩减的栅极耦合率(gate coupling ratio，简称“GCR”)以及低产率(yield)。
【发明内容】
因此，本发明提出一种制造半导体器件的方法，包括提供一晶圆基底，再利用一单一晶圆低压化学气相沉积氧化制作工艺(single wafer lowpressure chemical vapor deposition oxidation process)，于晶圆基底上形成一第一氧化层。之后，利用一单一晶圆氧化制作工艺(single wafer oxidationprocess)，于第一氧化层上形成一第二氧化层，再利用一低温低压沉积制作工艺(low temperature and pressure deposition process)，于第二氧化层上形成一氮化层。随后，于氮化层上成长一顶氧化层。
本发明又提出一种制造半导体器件的方法，包括提供一晶圆基底，再利用一单一晶圆低压化学气相沉积氧化制作工艺，于晶圆基底上形成一第一氧化层，而第一氧化层具有一第一蚀刻率(etch rate)。接着，利用一单一晶圆氧化制作工艺，于第一氧化层上形成一第二氧化层，而第二氧化层具有一第二蚀刻率。之后，于第二氧化层上形成一氮化层，且氮化层具有一第三蚀刻率。随后，于氮化层上成长一顶氧化层，其中第三蚀刻率大于第一蚀刻率与第二蚀刻率。
本发明另外提出一种半导体器件，包括一基底以及形成于基底上的一浮栅电极。此浮栅电极包括形成于基底上的第一氧化层、形成于第一氧化层上的一第二氧化层、形成于第二氧化层上的一氮化层以及形成于氮化层上地一顶氧化层，其中第一氧化层系利用一单一晶圆低压化学气相沉积氧化制作工艺形成的，第二氧化层利用一单一晶圆氧化制作工艺形成的，而氮化层则系利用一低温低压沉积制作工艺形成的。
为让本发明之上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
再者，本发明之前的描述与下面的较佳实施例用以举例，而非限定本发明。
【附图说明】
图1所示依照本发明的一较佳实施例所制造的半导体器件剖面示意图；
图2所示根据传统单一晶圆制作工艺以及依照本发明较佳实施例的方法制造出的ONO介电质的栅极耦合率(GCR)比较图；以及
图3所示系根据传统单一晶圆制作工艺以及依照本发明较佳实施例的方法制造出的ONO介电质的常态产率表。
标示说明
10：基底 12：隧穿氧化物
14：浮栅 20：介电层
20-1、20-2、20-4：氧化层 20-3：氮化层
【具体实施方式】
以下将详细提出本发明的实施方式，同时以附图搭配说明。且于图标中使用相同的图标标号即为相同或类似的构件。
请参照图1，一半导体晶圆基底10如一硅基底提供作为形成主动器件之用。而在基底10上有一层通过传统制作工艺形成或沉积的一隧穿氧化物(tunnel oxide)12，且其可以是二氧化硅(SiO2)、氮氧化硅(SiOxNy)或是其化合物。一多晶硅层14形成于隧穿氧化物12上，例如通过在约500-700℃下的低压化学气相沉积法(LPCVD)所形成。多晶硅层14可作为一浮栅(floating-gate)，以及之后均标示为浮栅14。
然后于浮栅14上形成一堆栈介电层或材质20。介电层20包括一第一氧化层20-1、一第二氧化层20-2、一氮化层20-3以及一顶氧化层20-4。介电层20也可作为一氧化物-氮化物-氧化物(ONO)介电结构。第一氧化层20-1利用一单一晶圆低压化学气相沉积氧化制作工艺(single waferLPCVD oxidation process)形成于浮栅14上。第二氧化层20-2利用一单一晶圆氧化制作工艺形成于第一氧化层20-1上。而且，第二氧化层20-2通过第一氧化层20-1与浮栅14的一反应而形成的。在第二氧化层20-2形成期间，第一氧化层20-1会变得较密。于一实施例中，第一氧化层20-1具有一约15-30埃之初始厚度(initial thickness)。而在形成第二氧化层20-2之后，其与第一氧化层20-1具有约35-50埃的一总厚度。
而氮化层20-3则利用一低温低压沉积制作工艺(low temperature andpressure deposition process)形成于第二氧化层20-2上，其中引入SiH4与NH3作为反应气体。于一实施例中，沉积氮化层20-3的制作工艺在约650-710℃的一温度下与在约200-300torr的一压力下进行的。于一实施例中，氮化层20-3具有约90-110埃的初始厚度。
接着，于氮化层20-3上形成一顶氧化层20-4，以完成单一晶圆ONO制作工艺。于一实施例中，顶氧化层20-4是通过临场蒸汽产生制作工艺(in-situ steam generation，简称“ISSG”)形成的。于另一实施例中，顶氧化层20-4是通过氢氧湿式氧化法(H2/O2 wet oxidation)形成的。在顶氧化层20-4形成期间，部分氮化层20-3会转变成一氧化物。结果，氮化层20-3将具有50-70埃之一减少的厚度。
根据本发明的方法制作的氧化层20-1、20-2以及20-4在结构上较致密，以便得到较公知技术制造出的氧化层更低的崩溃电压(breakdownvoltage)、更高的栅极耦合率(gate coupling ratio，简称“GCR”)以及提高的低产率(yield)。图2所示系根据传统单一晶圆制作工艺以及依照本发明较佳实施例的方法制造出的ONO介电质的栅极耦合率比较图。图3则是根据传统单一晶圆制作工艺以及依照本发明较佳实施例的方法制造出的ONO介电质的常态产率表。由图2与图3可知，依照本发明较佳实施例的方法比根据传统单一晶圆制作工艺制造出的介电结构在栅极耦合率功效上增加9％，而在产率上提高30％。
本发明的方法所获得的改善可归因于制造程序。在热氧化制作工艺期间，晶界(grain boundary)的氧化会比中心快速。如此一来，将导致多晶氧化物(polyoxide)与多晶硅之间的界面形成V型沟槽。事实上较长期的氧化会增加沟槽的大小，因而增加氧化物/多晶硅界面的表面粗糙度(roughness)。粗糙的表面将致使V型沟槽周围有比平均电场增加的电场。这个差异可能对存储单元的操作造成不利影响。而且，在氧化物/多晶硅界面形成的氧化物也会对一湿式蚀刻制作工艺的蚀刻率造成不利影响，进而降低产率。
上述的本发明提供一较密的底或第一氧化层。这在氧化物密度上的增加会表现于后续湿式蚀刻制作工艺。使用-1％稀氟化氢(HF)溶液，则蚀刻率会从每分钟360埃降至每分钟小于100埃。此外，湿氧化技术的湿式蚀刻率与通过热高温氧化法(high temperature oxidation，简称HTO)成长氧化物的湿式蚀刻率相同，而用于成长顶氧化物的湿氧化技术的湿式蚀刻率比通过热高温氧化法来成长氧化物的湿式蚀刻率低。所以，湿式蚀刻制作工艺是相同且可预期的，进而增进产率。
最终结构将有利于形成一快闪存储单元(flash memory cell)的ONO介电结构。虽然本发明的方法与器件是指一快闪存储单元，但是熟悉此技术者应可理解本发明的方法与器件也可同时应用于由矩阵排列的存储单元组成的一快闪存储矩阵(memory array)。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种之更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。