超小粒径多晶硅的结构和方法 【技术领域】
本发明总体涉及半导体器件及其方法，尤其涉及超小(例如，在约10nm至约20nm的范围内)粒径多晶硅的结构和方法。
背景技术
现有技术中的互补金属氧化物半导体(CMOS)栅极开始着眼于30nm的长度。典型的多晶硅粒径在50nm的范围内(例如，参见S.Wolf，Silicon Processing for the VLSI Era，第2卷，Lattice Press，1990；美国专利No.6294442)。
但这种50nm的粒径产生许多问题，包括：多晶硅沿栅极线更显竹节状，在此纳米数量级下的导电性/电阻相对于粒径变得过于敏感(例如，导电性/电阻随粒径变化)。
具体而言，假设一种多晶硅具有30nm的粒径，对30nm的栅极多晶硅进行刻蚀使得横跨其宽度具有一个晶粒(例如，有沿其宽度的单晶硅)。栅极的长度可以是微米长。因而，沿栅极的横截面为单晶。因此，形成宽度非常窄、长度非常长的梯形结构(例如，“竹节状”结构)。这就构成问题，因为电阻会变得非常大。
另一问题在于，在这些“大晶粒”多晶硅栅极中掺杂剂的扩散可能大部分通过晶格扩散(类似于结晶硅)，晶格扩散比较慢(例如，通常约比多晶硅的扩散低至1/10)，不能使足够的掺杂剂达到多晶硅/氧化物界面，在该界面掺杂剂需要防止多晶硅耗尽的影响。
此外，这不得不增加巨大的热预算(例如，根据所用的掺杂剂等，对于约5秒或类似情况，为1050℃)，从而使掺杂剂达到多晶硅/氧化物界面并弥补这种损耗，因此这就不利地影响了沟道掺杂。
因此，对于小的栅极长度，具有10-20nm的更小平均粒径的多晶硅是非常有用的。然而，在本发明前没有实现这种粒径。
也就是说，众所周知，多晶的粒径可能与薄膜厚度有某些关系，假定典型栅极叠层厚度在100nm的范围内，则难以将粒径限制在10-20nm的范围内。
实际上，通过各种淀积条件来控制平均粒径的所有在先方法一贯是在～50nm地平均粒径范围内生产出最好的无缺陷材料。
因此，在本发明之前，没有用于制造具有随之而来的伴生结构的小的纳米级颗粒多晶硅的方法。
【发明内容】
鉴于常规方法和结构的上述和其它典型问题、缺陷和缺点，本发明的典型特点是提供一种用于制造具有由此产生的伴生结构的小纳米级颗粒多晶硅的方法。
在本发明的第一种典型方案中，形成半导体结构(和最终结构)的方法包括在含硅层和多晶硅层之间设置氮化物层。
在本发明的第二种典型方案中，制造半导体结构(和最终结构)的方法包括形成栅极叠层，所述栅极叠层包括含硅层、多晶硅层和在含硅层和多晶硅层之间形成的氮化物层。含硅层调整多晶硅粒径。
在本发明的第三种典型方案中，半导体结构包括第一多晶硅层、在第一多晶硅层上形成的第二多晶硅层、和在第一和第二多晶硅层之间形成的氮化物层。第一多晶硅层的粒径小于第二多晶硅层的粒径。
采用本发明与众不同的独特方案，能够形成以纳米级尺寸(例如，在约10nm至约20nm的范围内)的超小多晶硅颗粒，通过热循环能够保持它们的尺寸。
作为优选，由于难以获得控制在10-20nm范围内的精确多晶硅厚度，但是非常易于获得控制在此范围内的薄Si厚度，因此本发明利用非晶硅淀积薄(例如，10-20nm)的非晶Si或薄多晶硅或SiGe是最优选的。
本发明还优选淀积超薄(例如，在大约5-15的范围内)氮化物阻挡层，现有技术中它是导电性的，而不是掺杂剂扩散阻挡层，防止在DRAM中多晶硅颗粒以带状的单晶硅为模板生长。
此后，作为优选，本发明在氮化物阻挡层上生长剩余的多晶硅，以设定正确的栅极叠层厚度。
本发明的发明人发现，将多晶硅膜分为两部分(例如，第一和第二层)、其中第一多晶硅层调整多晶硅粒径对于获得这种超小多晶硅粒径是非常有利的。
本发明有许多优点，包括将本发明结合到工艺中非常简单并且成本低。此外，本发明可应用于任何衬底、基块(bulk)或绝缘硅(SOI)、SiGe等。
此外，由于SIMS表示在多晶硅中的氮峰值、TEM/SEM在多晶硅中表现出小的粒径和超薄层，本发明容易检测(由本发明人确认)。
此外，小粒径有利于杂质扩散并减少多晶硅耗尽。
【附图说明】
通过参考附图对本发明的典型实施方式的详细描述，本发明的上述和其它典型目的、方案和优点将更易理解，其中：
图1-3表示本发明第一典型实施例的工艺步骤，具体为：
图1表示形成栅极电介质和淀积薄非晶Si(～10-20nm)；
图2表示以550-750℃淀积超薄(例如，5-15)氮化物阻挡层；和
图3表示淀积余下所需的多晶硅；
图4表示根据本发明的本方法的第二实施例；和
图5表示根据本发明的方法500的流程图。
【具体实施方式】
现在参考附图，尤其是图1-5，表示根据本发明的方法和结构的典型实施例。
典型实施例
如上所述，没有现有方案能形成纳米级大小(例如，在约10nm至约20nm的范围内)的超小多晶硅颗粒，更不用说通过热循环保持它们的尺寸了。
本发明结合了将多晶硅膜分成两部分、其中第一层调整多晶硅粒径的构思。
首先，将薄(10-20nm)非晶硅或薄多晶硅淀积在栅极电介质上，栅极电介质通常形成在衬底上。然后，将超薄(例如，5-15)氮化物阻挡层淀积在Si或薄多晶硅上。已知这种氮化物阻挡层是导电性的，而不是掺杂剂扩散阻挡层，现有技术是防止多晶硅颗粒在动态随机存取存储器(DRAM)或类似器件中以带状的单晶硅为样板(templating)生长。
然后，将剩余的多晶硅生长(淀积)在氮化物阻挡层上，以调整正确的栅极叠层厚度。
利用上述构思，现在开始更详细地描述工艺步骤，在第一实施例中，图1表示在衬底100上形成栅极电介质110。作为优选，栅极电介质110具有在约9至约50范围内的厚度。作为优选，栅极绝缘膜可通过任何适当的由介质形成，例如氧化物、氮氧化物、氧化物-氮化物叠层组合等，或类似物。
此后，薄硅层120(例如，多晶硅或非晶硅，具有约10-20nm的数量级的厚度)以一般低于550℃的温度淀积在栅极电介质上。
由于更难以取得在大约10-20nm范围内的精确的多晶硅厚度控制，但非常易于取得在大约10-20nm厚度范围内的薄Si厚度控制，因此非晶硅是优选的。
然后，如图2所示，在约550℃至约750℃的温度范围内、持续约5分钟至约20分钟，更优选持续约15分钟，在硅层120上形成超薄(例如，约5至约15的数量级)氮化物阻挡层130(例如，借助如炉内退火，在例如氨气氛下(或通常称作“NH3烘焙”))。
应注意，正如本领域的普通技术人员所知，总体上讲，除了炉内退火之外的其它方法也可应用于本申请。氮化物阻挡层130优选是氮化硅。
应注意，由于氮化物层非常薄，因此优选采用550-750℃的温度范围，温度越高(例如，750℃以上)，氮化物层就越厚。因此，认为上述温度范围是最优选的。此外，温度越高，下方的非晶硅会(在约550℃非晶硅开始转变为多晶硅)转变为多晶硅并越长越厚。因此，这种大约550-750℃的温度范围用于获得大约5-15的层。
因此，应注意，Si将转化为粒径约为10-20nm的多晶硅。在图2中，参考标记125表示小颗粒(约10-20nm的粒径)多晶硅层。
然后，在图3中，淀积余下所需的多晶硅140。这里(例如，多晶硅140的)的粒径可以不同(例如，典型在约30nm至约80nm的范围内)，但由于超薄氮化物阻挡层而使多晶硅层125保持其粒径。
应注意，这里对所淀积的多晶硅140的厚度没有限制，但典型在约80nm至约130nm的范围内。应注意，典型的栅极叠层具有约100-150nm的高度(厚度)。此外，虽然作为绝缘体的氮化物的选择可根据具体情况而不同，但应注意，氮化物阻挡层在不同应用(例如，DRAM等)中不成为(pose)电或扩散阻挡层。
此后，进行用于栅极和器件构建的随后步骤，完成栅极叠层和器件。也就是说，进行多晶硅刻蚀，包括完全栅极叠层刻蚀、形成伸出部、形成侧壁间隔、形成源极和漏极等。这些步骤是标准和常规的，为了简洁，这里不再进一步描述。
因此，此实施例提供了小得多的粒径，这样的粒径提供了更高的活性。此外，和构建常规结构的方法相比，本方法基本上没有造成热预算的任何增加。由于将栅极分为两部分可能会使热预算稍微增加(例如，任何额外的热预算是由于氮化物层)，但由于它在栅极构建方法中很早地就进行了(在栅极叠层中较早完成)，因此不会被注意的。
第二实施例
转向图4，表示本方法的第二实施例。
具体来说，图4表示由第二实施例形成的栅极叠层，其中，第一实施例的小粒径多晶硅125由小粒径SiGe层425取代。除了第一实施例的优点之外，这种SiGe层具备更好活性掺杂剂的附加优点(例如，参见Ozturk等人，International Workshop on Junction Technology，2001，第77页)。
具体而言，取代了在第一实施例中用于第一层125的非晶硅或多晶硅，本发明的第二实施例还发现如果SiGe用于薄层125也很有利。也就是说，已知和小粒径多晶硅相比，SiGe具有更好的掺杂剂活性，超小(例如，大约10-20nm)粒径多晶-SiGe会具有更高活性。
因此，如图4所示，除了在超薄氮化物阻挡层和余下所需的多晶硅淀积之前多晶-SiGe425首先淀积在栅极电介质上之外，工艺流程与上述第一实施例的相同。
本发明的总体方法
图5表示根据本发明用于实施第一和第二实施例的方法500。
具体而言，形成半导体结构的方法500包括优选在栅极电介质上设置含硅层(例如，含有优选具有小粒径的非晶硅、多晶硅和SiGe层的任意的层。)的步骤510。因此，对于本申请，“含硅”包括任意的非晶硅、多晶硅和SiGe层。
如果非晶硅或多晶硅用作含硅层(例如，在第一实施例中)，那么这种非晶硅或多晶硅层优选以典型低于550℃的温度淀积。如果作为含硅层淀积SiGe(例如，第二实施例的SiGe层)，则没有在第一实施例中的这种温度限制。
在步骤520中，优选以在约550℃和750℃之间的温度在含硅层上形成氮化物层。
在步骤530中，在氮化物层上形成多晶硅层(具有所需的任何粒径)。这样，形成栅极叠层。如上所述，为了完成该器件，此后可进行常规器件形成步骤。
本发明有许多优点，包括非常简单地并低成本地将本发明结合到该方法中。此外，本发明可用于任何衬底、基块或SOI、或SiGe、应变(strained)硅等。
此外，本方法易于检测(因此有效)，这是因为扫描粒子质谱(SIMS)表现出在多晶硅内的氮峰，TEM/SEM表现出在多晶硅内的小的粒径和超薄层。
在根据几个典型实施例描述了本发明的同时，本领域的普通技术人员应认识到，本申请可在附加权利要求的实质范围内以修改的方式实施。
例如，除了上述导电材料之外，可选择使用其它导电材料(例如，可行地某些难溶氮化物)，本发明仍具备非常多的优点。
此外，应注意，申请人的意图是包括所有权利要求要素的等效内容，甚至包括在实施过程之后补充的那些内容。