半导体感光元件及其制造方法 技术领域
本发明涉及一种半导体感光元件及其制造方法。
背景技术
以往，光敏二极管(PD)、雪崩光敏二极管(APD)等光电变换元件，是通过借助于晶体生长法或杂质扩散法等在高浓度P型或N型半导体衬底上形成一具有pn结的半导体层来制作的。而近年来，从高感光灵敏度和高速响应的观点出发，一种在半绝缘性衬底上配置包含与电极连接用的焊接点(bonding pad)在内的电极的半导体感光元件得到开发、应用。
例如日本发明专利公开特开昭63-285971号公报(文献1)中，披露了一种使特性不同的2种半导体层在半绝缘性衬底的同一平面上露出，能够将电极配置到平整面上的半导体受光器件。这种半导体受光器件，从降低容量的观点出发很有用，但在制造过程中需要如下的特殊技术，即在半绝缘性衬底平面部位形成一深度落差相当小的2台阶地低洼部分，并且以大致等同速度对该低洼部分上层积的半导体层和光刻胶等特性不同的物质进行蚀刻。
作为改善上述存在问题用的技术，所披露的是一种在半绝缘性衬底平面上具有按台面(mesa)形状晶体生长形成的2种半导体层，在该半导体层的露出部分配置电极的半导体感光元件。这种半导体感光元件在例如日本发明专利公开特开平2-105584号公报(文献2)中作为现有例披露。
发明的公开
但文献2所记载的技术中，尽管半导体感光元件不需要半导体衬底的形状加工和特殊的蚀刻技术，然而却在半绝缘性衬底平面部位和半导体层之间产生层厚大小的陡急的台阶落差。在这样的台阶落差部位进行电极布线，不仅因覆盖性变差而造成断线或绝缘不良，还需要复杂且困难的工艺。其结果是，存在这样的问题，即所制作的半导体感光元件的成品率、重复性降低，作为成品的可靠性恶化等。
因此，本发明正是针对上述情况而作出的，其目的在于，容易地制作成品率和重复性得到改善的半导体感光元件。
为了解决上述课题，本发明的半导体感光元件，其特征在于，具备：半绝缘性衬底，在上表面部具有各个高度不同的上台阶面、中台阶面、下台阶面，下台阶面处于上台阶面和中台阶面之间的位置；在下台阶面正上方形成、含有第一杂质的第一半导体层，具有形成为与中台阶面同等高度的平整面形状的第一上表面部及与该第一上表面部为同等高度或更高高度的第二上表面部；在第一半导体层的第二上表面部上形成、含有第二杂质的第二半导体层，具有形成为与上台阶面同等高度的平整面形状的上表面部；在第一半导体层的第一上表面部和半绝缘性衬底的中台阶面的上面跨两者设置的第一电极；以及在第二半导体层的上表面部和半绝缘性衬底的上台阶面的上面跨两者设置的第二电极。
采用具有上述构成的半导体感光元件，第一半导体层的上表面部(表面)的至少一部分形成与半绝缘性衬底的中台阶面相同高度的平整面，而第二半导体层的上表面部(表面)则形成与半绝缘性衬底的上台阶面相同高度的平整面。因而，可将与各半导体层相接触的电极一起配置在连续的平整面上。其结果是，与跨台阶立面部分设置电极的情形相比，能够提供一种断线和绝缘不良的可能性较小的半导体感光元件。
而且，还具备形成于第一半导体层和第二半导体层间，与第一半导体层或第二半导体层相比较载流子浓度低的第三半导体层，以此可构成将第三半导体层作为光吸收层的半导体感光元件。在这种情况下，只要将第三半导体层相对由入射光波长决定的光吸收长度设定为最佳厚度，便可构成光吸收效率高的半导体感光元件。
此外，半绝缘性衬底的上台阶面和下台阶面间的高低落差所形成的台阶落差部分，在从下台阶面朝向上台阶面的方向上，向上台阶面和中台阶面所形成的凹部的半径方向倾斜。所以，通过抑制台阶立面部分附近各半导体层的隆起，可减小表面部位的第二半导体层的突起。因此，便能够在更为平整的面上设置第二电极。
本发明的半导体感光元件的制造方法，其特征在于，包括：通过蚀刻在半绝缘性衬底上形成凹部的第一工序；仅在通过第一工序形成的半绝缘性衬底的凹部有选择地层积含有第一杂质的第一半导体层和含有第二杂质的第二半导体层的第二工序；对半绝缘性衬底的一部分进行进一步蚀刻，以使通过第二工序层积的第一半导体层中至少一部分露出的第三工序；以及在半绝缘性衬底上配置与利用第三工序使其露出的第一半导体层的露出部相接触的第一电极和与第二半导体层相接触的第二电极的第四工序。
采用上述制造方法，通过在半绝缘性衬底本身上设置台阶，不用特殊的蚀刻技术，就可很容易地制作电极配置于半绝缘性衬底平整面上、断线可能性较少的半导体感光元件。其结果是，能够提供一种成品率和重复性均优异的半导体感光元件。
而且，出于选择生长容易性的考虑，最好是第二工序中借助于气相生长法层积第一半导体层和第二半导体层。
而且，为了抑制表面部的半导体层的突起，最好是在第一工序中，将半绝缘性衬底的凹部形成为，在第一电极和第二电极连线方向的剖面形状的侧壁部中，至少是第二电极一侧的侧壁部呈倒置台面形状(侧壁部分向凹部底面的半径方向倾斜的凹部形状)。各半导体层是按照凹部形状成型的，因而只要将凹部形成为这种剖面形状，层积工序中台阶立面部分附近的半导体层隆起便很小，可抑制表面部分的突起。其结果是，可在更为平整面上进行电极配线，可进一步提高半导体感光元件的成品率、重复性。
还有，只要凹部剖面形状中至少第二电极一侧的侧壁部分形成为倒置台面形状，即便第一电极一侧的侧壁部分形成为正向台面形状，也可通过对该部分半绝缘性衬底进行进一步蚀刻来获得上文所述的效果。
附图的简单说明
图1(A)是第一实施方式的半导体感光元件的平面图，图1(B)是沿AA’的半导体感光元件的剖面图。
图2(A)是示出第一实施方式的半导体感光元件的凹部形成工序的半导体感光元件的平面图，图2(B)和图2(C)分别图示的是层积工序。)
图3(A)图示的是第二实施方式的半导体感光元件的凹部形成工序，图3(B)图示的是层积工序，图3(C)图示的是露出工序，图3(D)是与图3(A)对应的平面图，图3(E)是与图3(C)对应的平面图。
图4(A)图示的是第三实施方式的半导体感光元件的凹部形成工序，图4(B)图示的是层积工序，图4(C)图示的是露出工序，图4(D)是与图4(A)对应的平面图，图4(E)是与图4(C)对应的平面图。
图5(A)图示的是第四实施方式的半导体感光元件的凹部形成工序，图5(B)图示的是层积工序，图5(C)图示的是露出工序，图5(D)是与图5(A)对应的平面图，图5(E)是与图5(C)对应的平面图。
图6(A)图示的是第五实施方式的半导体感光元件的凹部形成工序，图6(B)图示的是层积工序，图6(C)图示的是露出工序，图6(D)是与图6(A)对应的平面图，图6(E)是与图6(C)对应的平面图。
图7(A)图示的是第六实施方式的半导体感光元件的凹部形成工序，图7(B)图示的是层积工序，图7(C)图示的是露出工序，图7(D)是与图7(A)对应的平面图，图7(E)是与图7(C)对应的平面图。
图8(A)图示的是第七实施方式的半导体感光元件的凹部形成工序，图8(B)图示的是层积工序，图8(C)图示的是露出工序，图8(D)是与图8(A)对应的平面图，图8(E)是与图8(C)对应的平面图。
图9(A)图示的是第八实施方式的半导体感光元件的凹部形成工序，图9(B)图示的是层积工序，图9(C)图示的是露出工序，图9(D)是与图9(A)对应的平面图，图9(E)是与图9(C)对应的平面图。
图10(A)图示的是第九实施方式的半导体感光元件的凹部形成工序，图10(B)图示的是层积工序，图10(C)图示的是露出工序，图10(D)是与图10(A)对应的平面图，图10(E)是与图10(C)对应的平面图。
实施发明的最佳形态
以下，参照附图具体说明本发明的半导体感光元件以及半导体感光元件制造方法的优选实施方式。另外，下文说明中，对相同或相应组成部分赋予相同标号，并省略重复的说明。此外，附图的比例并不一定与所说明内容相一致。
第一实施方式
图1(A)是第一实施方式的半导体感光元件1的概略平面图，图1(B)是沿图1(A)中点划线AA’的概略剖面图。首先说明其构成。如图1(B)所示，半绝缘性GaAs衬底2具有高度不同的3个上表面部(下文记为“上台阶面”、“中台阶面”、“下台阶面”，在图1(B)中分别标以2u、2m、2d。各台阶面高度按上台阶面、中台阶面、下台阶面的顺序由高至低，上台阶面和中台阶面的高低落差最好是1～5μm(具体地说是2.5μm)左右。中台阶面和下台阶面的高低落差最好是0.1～2μm(具体地说是0.5μm)左右。而且，各个台阶面形成为上台阶面和中台阶面在水平方向上夹着下台阶面(即下台阶面处于上台阶面和中台阶面之间的位置)。以此在衬底中央部形成了一低洼部，该低洼部以下台阶面为底面，以下台阶面和上台阶面之间所形成的台阶立面的一部分以及下台阶面和中台阶面之间所形成的台阶立面部分为侧壁，从上台阶面至下台阶面(低洼部分的底面)的深度为1～7μm(具体地说是3μm)左右。
在该低洼部位中，最好是通过沉积充满着具有0.5～2μm(具体地说是1μm)左右层厚、含有第一杂质的n型GaAs层3。n型GaAs层3的上表面存在高低落差不同的2个上表面部。即在衬底的中台阶面一侧形成的较低一方的上表面部(以下称为“第一上表面部”)，与中台阶面为相同的高度，与中台阶面连续。由此，可将下面述及的n侧电阻性电极7设置在形成连续平整面的第一上表面部和中台阶面上，与跨着台阶立面部分设置的情形相比，能够抑制伴随覆盖性差所造成的断线和绝缘不良。
而在衬底的上台阶面一侧形成的较高一方的上表面部(以下文称为“第二上表面部”)，最好是比中台阶面高出0.2～1μm(具体地说是0.5μm)左右。而且，第二上表面部形成为比第一上表面部宽。n型GaAs层3的第二上表面部的正上方最好是以完全覆盖第二上表面部的状态层积一具有0.5～5μm(具体地说是2μm)左右厚度的i型GaAs层4。
再有，i型GaAs层4的正上方最好是以完全覆盖i型GaAs层4上表面的形态层积一具有0.005～0.02μm(具体地说是0.01μm)左右厚度、含有第二杂质的p型GaAs层5。各GaAs层按n型GaAs层3、i型GaAs层4、p型GaAs层5的顺序沉积，厚度的总计是上台阶面和下台阶面之间的高低落差即3μm左右。即p型GaAs层5与半绝缘性GaAs衬底2的上台阶面为同等高度，与上台阶面连续。只要在形成连续平整面的p型GaAs层5的表面和上台阶面上设置下面述及的p侧电阻性电极6，则可提高覆盖性，断线或绝缘不良的可能性减少。
i型GaAs层4与n型GaAs层3相比，载流子浓度较低，其层厚最好是0.5～5μm，具体地说是2μm，规定了对光吸收起作用的耗尽区域的厚度。通过将该层厚相对由入射光波长决定的光吸收长度设定为最佳值，便可实现感光灵敏度高的半导体感光元件。
另一方面，各GaAs层的下台阶面一侧端缘部，形成由上台阶面和中台阶面的高低落差构成的台阶立面部(即图中崖状的侧壁部分)。该台阶落差部分上覆盖有用以维持元件耐压性、防止短路的绝缘膜9。绝缘膜9也覆盖半绝缘性GaAs衬底2的上台阶面和下台阶面。此外，还以覆盖p型GaAs层5的上表面中央部的形态形成减反射膜8。
p侧电阻性电极6介以绝缘膜9和减反射膜8跨设于半绝缘性GaAs衬底2的上台阶面和p型GaAs层5上。又，p侧电阻性电极6如图1(A)所示，在半绝缘性GaAs衬底2的上台阶面上形成圆形形状，而在p型GaAs层5的上表面上则在减反射膜8周围形成圆环形状。而且，以对p型GaAs层5上表面形成的绝缘膜9和减反射膜8两者之间的间隙部分进行填埋的形态，p侧电阻性电极6与p型GaAs层5电气接触。
n侧电阻性电极7介以绝缘膜9跨设于半绝缘性GaAs衬底2的中台阶面和n型GaAs层3的第一上表面部上。又，n侧电阻性电极7如图1(A)所示，在夹着层积有各半导体层的区域与p侧电阻性电极6对向的位置上(即半绝缘性GaAs衬底2的中台阶面上)，形成与p侧电阻性电极6基本相同半径的圆形形状。而在n型GaAs层3的上表面上，则形成为与p侧电阻性电极6隔开一定间隙环绕的形态。而且，以对n型GaAs层3上表面上形成的绝缘膜9的间隙部分进行填埋的形态，n侧电阻性电极7与n型GaAs层3电气接触。除了该接触部分以外，n侧电阻性电极7与n型GaAs层3处于非接触状态。
而且，p侧和n侧的各个电阻性电极，均通过导电线路(未图示)与驱动电源(未图示)连接。另外，由各个GaAs层形成的图中崖状侧壁部分上仅被绝缘膜9所覆盖，任何电阻性电极均避开该侧壁部分配设。
接下来说明半导体感光元件1的制造方法。图2(A)、图2(B)、图2(C)是本发明第一实施方式的半导体感光元件1的制造工序的概略剖面图。首先，①借助于等离子体CVD(化学气相沉积)等晶体生长法，在半绝缘性GaAs衬底2上沉积氧化硅膜作为选择生长用保护膜10。接下来，通过用光刻技术对选择生长用保护膜10进行选择性蚀刻，以使半绝缘性GaAs衬底2上表面的其中一部分露出。然后，通过将半导体感光元件1浸入以规定组分比生成的混合液中，仅对所露出的半绝缘性GaAs衬底2的上表面一部分进行化学蚀刻。其结果是，半导体感光元件1便成为图2(A)平面图和图2(B)剖面图所示的形状。
接下来，借助于②减压MOCVD(金属有机化学气相沉积)等晶体生长法，在半绝缘性GaAs衬底2上依次沉积生长n型GaAs层3、i型GaAs层4、以及p型GaAs层5。此工序中，选择生长用保护膜10防止晶体生长到其表面上，各GaAs层仅在半绝缘性GaAs衬底2上连续生长。结果，半导体感光元件1便如图2(C)的概略剖面图所示，成为p型、i型、n型GaAs层5、4、3分层填装到半绝缘性GaAs衬底2的凹部内的状态。此时，通过使对半绝缘性GaAs衬底2的蚀刻深度与晶体生长的各个GaAs层的总厚度相等，便可获得上表面平整的形状。
接着，③将选择生长用保护膜10去除后，用光刻技术对半绝缘性GaAs衬底2其中一部分进行选择性蚀刻，直到n型GaAs层3上表面的一部分露出。以此在包含半绝缘性GaAs衬底2的凹部在内的区域，形成崖状半导体层。半导体层形成后，借助于等离子体CVD等晶体生长法，通过在p型GaAs层5上沉积氮化硅膜(Si3N4)来生成减反射膜8。
同样，通过在半绝缘性GaAs衬底2上被覆氮化硅膜将绝缘膜9作为表面保护膜形成，同时通过在半导体层的下台阶侧台阶落差部分被覆氮化硅膜将绝缘膜9作为侧壁保护膜形成。另外，减反射膜8和绝缘膜9不需要分别形成，借助于一次性等离子CVD工序所沉积的氮化硅膜，根据各自形成部位的不同而能够起减反射膜或绝缘膜的作用。接着，分别通过真空蒸镀对n侧电阻性电极7进行薄膜沉积并形成图案，形成与n型GaAs层3露出部分相接触的形态，又对p侧电阻性电极8进行薄膜沉积并形成图案，形成与p型GaAs层5露出部分相接触的形态。其结果是，半导体感光元件1成为图1(A)和图1(B)所示的平面形状和剖面形状。
如上所述，本第一实施方式的半导体感光元件1，构成为仅在通过蚀刻所形成的半绝缘性GaAs衬底2的凹部，用MOCVD等的选择生长法使各半导体层实现外延生长的选择埋入型结构的引脚型PD。所以，在使n型GaAs层3露出的工序中，不使用使特性与半导体完全不同的光刻胶等物质同时按相等速度蚀刻的特殊技术，就可制造一种半绝缘性GaAs衬底2上配置有p侧、n侧两布线电极的、低电容量的半导体感光元件。而且，布线电极相对于半绝缘性衬底是配置在无台阶落差的平整面上的，因而可制造由于覆盖性差而造成断线、绝缘不良的可能性小的半导体感光元件。因此，能够以简便且低成本的方式实现成品率、重复性均有提高的半导体感光元件。
另外，本实施方式中，作为半绝缘性衬底和各半导体层组成所用的半导体例举的是GaAs，但不限于此，除了InP、InGaAs、InAs等III-V族半导体以外，也可以是ZnS、SiC等化合物半导体等当中的任意一种。此外，还可以是Si、Ge等单质半导体。而且，半绝缘性衬底和各半导体层也可以是异种半导体形成异型结的材料。作为n型半导体中掺杂的杂质(施主)，有Se、Si、P等，作为p型半导体中掺杂的杂质(受主)，有Zn、Mg、B等。
以下，参照图3(A)～图10(E)说明作为本发明的变形方式的其他实施方式。其他实施方式中的半导体感光元件，其基本构成与在第一实施方式中详细说明的半导体感光元件的构成相同，因而对各组成部分标注相同标号并省略其说明，同时对与第一实施方式不同之处(凹部形状、层积方法等)进行说明。
第二实施方式
下面参照图3(A)、图3(B)、图3(C)、图3(D)、图3(E)说明本发明的第二实施方式。图3(A)、图3(B)、图3(C)为本发明第二实施方式的半导体感光元件1的概略剖面图，图3(A)、图3(B)、图3(C)中各工序按上述工序①、②、③的顺序进行。另外，图3(A)是示出图3(D)中的AA’剖面、图3(C)是示出图3(E)中的AA’剖面的图。
在第二实施方式中详细记述了未在第一实施方式中记述的、凹部形成工序中的蚀刻剖面形状。具体地说，第二实施方式对蚀刻剖面形状为倒置台面形状的情形进行说明。这里，所谓倒置台面形状，是指蚀刻剖面形状中构成侧壁的2边间的距离越往下侧越大的状态(所谓“八字型”)。
以下说明第二实施方式的半导体感光元件1的制造方法。首先，在光刻时预先设定成蚀刻剖面为倒置台面形状来形成图案，再对半绝缘性GaAs衬底2进行化学蚀刻。借助于此，半导体感光元件1上可形成有具有图3(A)所示剖面形状的凹部。接下来与第一实施方式相同，如图3(B)所示，利用减压MOCVD等晶体生长法，在凹部依次沉积生长n型、i型、p型各半导体层3、4、5。
由于凹部为倒置台面形状，所以通过抑制台阶立面部分附近各GaAs层的隆起，便可减小表面部分中p型GaAs层5的突起。而且，如图3(C)所示对半绝缘性GaAs衬底2的一部分进行选择性蚀刻，直到n型GaAs层3上表面一部分露出，然后被覆减反射膜8和绝缘膜9，配置电阻性电极6、7。
如上所述，第二实施方式中的半导体感光元件1，以蚀刻剖面形成倒置台面方向的形态在半绝缘性GaAs衬底2上形成凹部。所以，可使伴随半导体层隆起现象而生的表面部分的突起尽量小。因此，在将台阶落差抑制于最低限度的平整面上配置p侧电阻性电极6，因而几乎没有断线的可能。
第三实施方式
下面参照图4(A)、图4(B)、图4(C)、图4(D)、图4(E)说明本发明第三实施方式。图4(A)、图4(B)、图4(C)为本发明第三实施方式的半导体感光元件1的概略剖面图，图4(A)、图4(B)、图4(C)中各工序按与图3(A)、图3(B)、图3(C)一样依序进行。另外，图4(A)对应于图4(D)中的AA’剖面，图4(C)则对应于图4(E)中的AA’剖面。
第三实施方式与第二实施方式不同之处在于，以下台阶部即凹部为中心(夹在中间)，将电阻性电极6、7配置为形成大约90°角度，而且剖面形状在2个电极侧有所不同。
如图4(C)所示，半绝缘性GaAs衬底2的凹部形成为，形成p侧电阻性电极6和n侧电阻性电极7连线方向的剖面形状的两个侧壁部分其中，仅在p侧电阻性电极6一侧呈倒置台面形状。这种剖面形状如图4(E)的平面图所示，p侧电阻性电极6和n侧电阻性电极7配置为形成直角。形成崖状时为了使侧壁倾斜角度更为缓和，可通过将半绝缘性GaAs衬底2浸入例如按规定混合比(1∶1∶10(常温))所生成的磷酸(H3PO4)、过氧化氢、水的混合液中，进行化学蚀刻处理而实现。
第四实施方式
图5(A)、图5(B)、图5(C)为本发明第四实施方式的半导体感光元件1的概略剖面图，图5(A)、图5(B)、图5(C)中各工序按与图3(A)、图3(B)、图3(C)相同的顺序进行。另外，图5(A)对应于图5(D)中的AA’剖面，图5(C)则对应于图5(E)中的AA’剖面。
如图5(A)所示，半绝缘性GaAs衬底2的凹部形成为，p侧电阻性电极6和n侧电阻性电极7连线方向的剖面形状呈倾斜相对较陡急的正向台面形状。这种剖面形状可通过将半绝缘性GaAs衬底2浸入按例如规定混合比(1∶1∶10(常温))所生成的氨水(NH4OH)、过氧化氢、水的混合液中进行化学蚀刻来实现。这时，可利用制作方法使表面部分的p型GaAs层5的突起相对减小，因而可减小断线的可能性。
第五实施方式
下面参照图6(A)、图6(B)、图6(C)、图6(D)、图6(E)说明第五实施方式。图6(A)、图6(B)、图6(C)为本发明第五实施方式的半导体感光元件1的示意性剖面图，图6(A)、图6(B)、图6(C)中各工序按与图3(A)、图3(B)、图3(C)相同顺序进行。另外，图6(A)对应于图6(D)中的AA’剖面，图6(C)则对应图6(E)中的AA’剖面。如图6(A)所示，半绝缘性GaAs衬底2的凹部形成为，p侧电阻性电极6和n侧电阻性电极7连线方向的剖面形状呈较缓倾斜的正向台面形状。这时，表面部分的p型GaAs层5的突起较大，p侧电阻性电极6覆盖性差所造成的断线的可能性较高，因而需要将p侧电阻性电极6形成得较厚。
第六实施方式
图7(A)、图7(B)、图7(C)为本发明第六实施方式的半导体感光元件1的示意性剖面图，图7(A)、图7(B)、图7(C)中各工序按与图3(A)、图3(B)、图3(C)相同顺序进行。图7(A)对应于图7(D)中的AA’剖面，图7(C)则对应于图7(E)中的AA’剖面。如图7(A)所示，半绝缘性GaAs衬底2的凹部形成为，p侧电阻性电极6和n侧电阻性电极7连线方向的剖面形状呈极为接近矩形的形状(即形成侧壁的2边处于基本平行的状态)。这种剖面形状可通过用氯气等进行干蚀刻来实现，替代以化学蚀刻为首的湿蚀刻。利用这种蚀刻方法，一面尽量降低表面部分的突起，一面可不必预先考虑凹部台面方向将电极配置于任意方向。
第七实施方式
接下来参照图8(A)、图8(B)、图8(C)、图8(D)、图8(E)说明本发明第七实施方式。另外，此后的说明为了方便起见，省略有关台面形状、突起等的讨论。
图8(A)、图8(B)、图8(C)为本发明第七实施方式的半导体感光元件1的概略剖面图，图8(A)、图8(B)、图8(C)中各工序按与图3(A)、图3(B)、图3(C)相同顺序进行。另外，图8(A)对应于图8(D)中的AA’剖面，图8(C)则对应于图8(E)中的AA’剖面。本实施方式与第一实施方式不同之处在于，i型GaAs层4和p型GaAs层5之间沉积图8(B)、图8(C)所示的窗口层40。
即在半绝缘性GaAs衬底2的凹部，在生长出n型GaAs层3和i型GaAs层4(光吸收层)后，再生长AlGaAs层40(窗口层)。接着再生长p型GaAs层5。各GaAs层的层厚在例如凹部深度为3.5μm左右的情况下，较为理想的是，n型GaAs层3为1μm左右，i型GaAs层4为2μm左右，AlGaAs层40为0.5μm左右，p型GaAs层5为0.05μm左右。
接下来，借助于蚀刻选择性去除相当于受光部位的p型GaAs层5，以使AlGaAs层40露出。然后，与第一实施方式相同，以使n型GaAs层3的一部分露出的形态对半绝缘性GaAs衬底2进行蚀刻，覆盖减反射膜8和绝缘膜9后，配置p侧电阻性电极6和n侧电阻性电极7。其结果是，半导体感光元件1成为图8(C)所示结构。采用这种结构，入射光不是通过p型GaAs层5，而是通过对近红外光透明的AlGaAs层40到达i型GaAs层4。所以，可将p型GaAs层5形成得较厚，同时可提高感光灵敏度。
第八实施方式
图9(A)、图9(B)、图9(C)为本发明第八实施方式的半导体感光元件1的概略剖面图，图9(A)、图9(B)、图9(C)中各工序按与图3(A)、图3(B)、图3(C)相同的顺序进行。另外，图9(A)对应于图9(D)中的AA’剖面，图9(C)则对应于图9(E)中的AA’剖面。本实施方式与第一实施方式不同之处在于，特别用半绝缘性InP21作为半绝缘性衬底，生长1μm厚度的n+-InP31、2μm厚度的i-InGaAs41、0.05μm厚度的p+-InP51作为半导体层。形成这种组成，则波长1μm或以上的红外入射光由i-InGaAs41进行光电变换，结果是光电流产生。以此可以检测出波长1.7μm以下的红外光。
第九实施方式
最后，参照图10(A)、图10(B)、图10(C)、图10(D)、图10(E)说明本发明第九实施方式。图10(A)、图10(B)、图10(C)为本发明第九实施方式的半导体感光元件1的概略剖面图，图10(A)、图10(B)、图10(C)中各工序按与图3(A)、图3(B)、图3(C)相同的顺序进行。另外，图10(A)对应于图10(D)中的AA’剖面，图10(C)则对应于图10(E)中的AA’剖面。
本实施方式与第八实施方式基本相同，不同之处在于，在凹部内生长1μm厚度的p+-InP52后，利用2次选择性扩散或离子注入，形成包含n-InP护圈12的n+-InP11。借助于此，不仅能将本发明应用于引脚型光敏二极管，也能够应用于APD(雪崩光敏二极管)。也就是说，生长有p+-InP作为32、p-InGaAs作为42、p-InP作为52后，借助于2次选择性扩散或离子注入，形成包含n-InP护圈12的n+-InP11。这样也能够形成APD。
另外，本发明的半导体感光元件及其制造方法，不限于上述实施方式所记载方式，可根据其他条件等采取种种变形方式。例如，上述各个实施方式中除了第三实施方式以外，所说明的均为将p侧电阻性电极6和n侧电阻性电极7配置于夹着凹部的相对位置这种例子，但也可以形成配置为在上表面各电极和凹部底面中心所成的夹角呈规定角度(例如90°)这种构成。
而且，对于凹部和各电极的上表面形状也不限于圆形，可任意取为方形等。此外，上述各实施方式中，将p型半导体层形成于n型半导体层的上层，但也可以与之相反，将n型半导体层形成于p型半导体层的上层。此外，有关半导体感光元件的构成细节，也可在不背离本发明实质的范围内作适当修改。
综上所述，采用本发明半导体感光元件，可使p侧、n侧电极两者均配置于平整面上，因而可抑制断线、绝缘不良的情况发生。因此，可实现成品率和重复性均得到提高的半导体感光元件。
还有，采用本发明半导体感光元件的制造方法，不必使用特殊的蚀刻技术，可容易地制造可靠性高的半导体感光元件。
产业上的可利用性
本发明可应用于感光元件。