帧边界辨别器.pdf

本发明涉及一种帧边界辨别器，所述帧边界辨别器具有：接收高速主时钟信号的第一输入，该主时钟信号具有一帧内的多个主时钟脉冲；和接收处于抖动的同步输入帧脉冲的第二输入，受所述高速主时钟信号控制的输出帧脉冲生成器生成输出帧脉冲，控制电路将所述同步的输入帧脉冲的定时与所述主时钟脉冲相比较，并且调整所述输出帧脉冲的定时，以消除所述输入帧脉冲的抖动。

1、  一种帧边界辨别器，包括：
第一输入，用于接收高速主时钟信号，所述主时钟信号具有一帧内的多个主时钟脉冲；
第二输入，用于接收处于抖动的同步输入帧脉冲；
输出帧脉冲生成器，受所述高速主时钟信号控制，以生成输出帧脉冲；和
控制电路，比较所述同步输入帧脉冲的定时与所述主时钟脉，并且调整所述输出帧脉冲的定时，以消除所述输入帧脉冲的抖动。

2、  根据权利要求1所述的帧边界辨别器，其中所述输出帧脉冲生成器是一个由所述高速主时钟脉冲计时的主计数器，当到达预定计数时，所述主时钟脉冲产生所述输出帧脉冲。

3、  根据权利要求2所述的帧边界辨别器，其中所述控制电路调整所述主计数器的计数，已调整所述输出帧脉冲的定时。

4、  根据权利要求3所述的帧边界辨别器，其中一帧内通常存在n个高速时钟脉冲，其中n是一个预定数，所述主计数器计数模n，当输入帧脉冲到达代表out-of-sync条件的计数值时，所述控制电路维持第一控制信号，并且其中当维持所述第一控制信号的时候，一个输入帧脉冲到达时，所述计数器把它的计数值调整到第一预定初始值。

5、  根据权利要求4所述的帧边界辨别器，其中所述预定初始值是1。

6、  根据权利要求4所述的帧边界辨别器，其中当输入帧脉冲到达代表迟到条件的计数器值时，所述控制电路产生第二控制信号，以及当帧脉冲到达代表帧早到条件的计数值时，所述控制电路产生第三控制信号，所述控制电路包括由所述第二控制和第三控制信号之一递减和由所述第二和第三控制信号之另一个递增的累加器，所述累加器在到达极限值时，维持相应的启动信号，以便当到达预定计数值时，调整所述主计数器的计数值。

7、  根据权利要求6所述的帧边界辨别器，其中在到达零计数值之后，所述启动信号的第一启动信号把计数值复位到零，以便重复计数，以及在到达最大计数值之后，所述启动信号的第二启动信号把计数值置位到1，以便跳过一个计数。

8、  根据权利要求6所述的帧边界辨别器，其中当所述输入帧脉冲到达x与n-y之间的计数器值时，所述控制电路产生所述第一控制信号，其中x和y是等于或不等于以及小于n的数。

9、  根据权利要求6所述的帧边界辨别器，其中当输入帧脉冲到达计数器值d₁≤x时，所述控制电路产生所述第二控制信号，其中d₁是第一初始值，以及当帧脉冲到达计数器值≥n-y时，所述控制电路产生所述第三控制信号。

10、  根据权利要求9所述的帧边界辨别器，其中所述第一初始值d₁是1。

11、  根据权利要求9所述的帧边界辨别器，其中所述第二控制信号递增所述累加器，所述第三控制信号递减所述累加器。

12、  根据权利要求6所述的帧边界辨别器，其中所述累加器是一个从-16到+16的数值范围的6比特累加器。

13、  根据权利要求9所述的帧边界辨别器，其中所述控制电路包括一个解码器，所述解码器依据所述输入帧脉冲到达确定所述主计数器的计数。

14、  根据权利要求13所述的帧边界辨别器，其中当所述输入帧脉冲达到0的计数值时，所述解码器不产生调整信号，并且所述累加器或者所述主计数器不发生调整。

15、  根据权利要求14所述的帧边界辨别器，还包括一个截止信号，用于封闭所述控制电路，其中当所述控制电路封闭时，依据每个输入帧脉冲的到达复位所述计数器。

16、  根据权利要求15所述的帧边界辨别器，其中所述第二输入连接逻辑元件，所述逻辑元件在工作时，根据输入帧脉冲的到达复位所述主计数器。

17、  根据权利要求16所述的帧边界辨别器，其中所述逻辑元件由所述第一控制信号控制。

18、  根据权利要求17所述的帧边界辨别器，其中所述逻辑元件还由所述截止信号控制。

19、  根据权利要求18所述的帧边界辨别器，其中所述逻辑元件是AND型门。

20、  根据权利要求19所述的帧边界辨别器，还包括OR型门，所述OR型门与所述AND型门的一个输入相连接，所述OR型门在其输入处接收所述截止信号(或其反向信号)和所述第一控制信号。

21、  根据权利要求16所述帧边界辨别器，其中所述逻辑元件还与一个依据输入帧脉冲的到达所述累加器清零的输入相连接。

22、  一种辨别数字电话中帧边界的方法，包括以下步骤：
产生一个高速主时钟信号，该主时钟信号具有一帧内的多个主时钟脉冲；
接收处于抖动的同步输入帧脉冲；
比较所述同步输入帧脉冲的定时与所述主时钟脉冲；
从所述主时钟脉冲中产生输出帧脉冲；和
调整所述输出帧脉冲的定时，以消除所述输入帧脉冲的抖动。

23、  根据权利要求22所述的方法，其中一个主时钟计数器计数所述高速时钟脉冲，并且当所述主计数器到达一个预定计数时，产生所述输出帧脉冲。

24、  根据权利要求23所述的方法，其中所述主计数器的计数值予以调整，以调整所述输出帧脉冲的定时。

25、  根据权利要求24所述的方法，其中一帧内通常存在n个高速时钟脉冲，其中n是一个预定数，所述主计数器计数模n，当一个输入帧脉冲到达代表out-of-sync条件的计数器值之后，就复位所述主计数器。

26、  根据权利要求25所述的方法，其中代表out-of-sync条件的所述计数器值位于x与n-y之间，其中x和y是等于或不等于以及小于n的数。

27、  根据权利要求25所述的方法，其中当输入帧脉冲到达计数器值0≤x时，产生所述第二控制信号，以及当帧脉冲到达计数器值≥n-y时，产生所述第三控制信号，所述第二和第三控制信号之一递减一个累加器，所述第二和第三控制信号的另一个递增一个累加器，所述累加器在达到极限值时，维持启动信号，以便当所述主计数器的计数达到预置值时，调整所述主计数器。

28、  根据权利要求27所述的方法，其中所述第二控制信号递增所述累加器，所述第三控制信号递减所述累加器。

29、  根据权利要求27所述的方法，其中当输入帧脉冲达到0的计数时，所述累加器或者所述主计数器不发生调整。

30、  根据权利要求27所述的方法，其中在所述主计数器复位之后，所述累加器执行以下的累加器逻辑：
步骤1)如果输入帧脉冲达到x与n-y之间的计数器值，或者一个截止信号有效，则所述累加器清零，以及所述累加器逻辑环到起点，否则所述累加器进行到步骤2；
步骤2)如果从所述主计数器接收到adjust_done信号，则所述累加器清零以及所述累加器逻辑环到起点，否则所述累加器逻辑进行到步骤3；
步骤3)如果收到wait_one_frame信号，则所述累加器清零以及所述累加器逻辑环到起点，否则所述累加器逻辑进行到步骤4；
步骤4)如果累加器到达极限值，则所述累加器清零以及所述累加器逻辑环到起点，否则所述累加器逻辑进行到步骤5；
步骤5)如果输入帧脉冲迟到，则所述累加器递增1以及所述累加器逻辑环到起点，否则所述累加器逻辑进行到步骤6；
步骤6)如果输入帧脉冲早到，则所述累加器递减1以及所述累加器逻辑环回到起点，否则所述累加器逻辑进行到步骤7；和
步骤7)如果输入帧脉冲既不迟到也不早到，则所述累加器逻辑环回到起点。

31、  根据权利要求30所述的方法，其中所述主计数器执行以下计数器逻辑：
步骤1)如果输入帧脉冲到达x与n-y之间的计数器值，或者截止信号有效，则所述计数器值置位到第一初始值以及所述计数器逻辑环回到起点，否则所述计数器逻辑进行到步骤2；
步骤2)如果累加器达到第一极限值，则所述计数器复位到当所述计数器达到其最大值时的第一初始值，并且所述计数器逻辑环到起点，否则所述计数器逻辑进行到步骤3；
步骤3)如果累加器达到第二极限值，则所述计数器复位到当所述计数器达到所述第二极限值之后的第二初始值，以及所述计数器逻辑环到起点，否则所述计数器逻辑递增所述计数值为1，并且环回到起点。

帧边界辨别器
本发明涉及电话数字信号传输，特别是一种定义传送或接收数据起点的帧信号的边界辨别方法。
数字电话电路在称之为帧的预定时间段内载送信号，所述帧由称之为帧脉冲的8KHz定时信号或者时钟定界，由此建立帧边界。因此每个帧定义125微秒时段，在此时段内可以处理数字化话音信号。
不同的电话电路经常需要彼此同步以正确地相互操作。在这种同步系统中，还利用了同步到8KHz定时信号的较高速度定时信号。这些高速定时信号用来计时处理信号的状态机。有效状态机把输入事件的有序序列映射到相应的输出事件的序列。所述状态机在这种系统中处理信号的能力受可用于125毫秒帧的时钟周期限制。
该限制可以通过增加可用于系统中每个单独电路的时钟频率来减少，但是较高速度时钟的使用具有以下缺点：增加了系统对各部件之间时钟偏移的灵敏度，以及增加了发自电路板的时钟跟踪的电磁辐射的水平。
根据本发明，这里提供了一种帧边界辨别器，包括：接收高速主时钟信号的第一输入，该主时钟信号具有一帧内的多个主时钟脉冲；接收处于抖动的同步输入帧脉冲的第二输入；输出帧脉冲生成器，受所述高速主时钟信号控制，以生成输出帧脉冲；和控制电路，比较所述同步输入帧脉冲的定时与所述主时钟脉冲，并且调整所述输出帧脉冲的定时，以消除所述输入帧脉冲的抖动。
本发明最好利用粗定时信号(低速时钟)以作为调整构成系统的各个电路的分布时钟，每帧检测该低速时钟与高速系统时钟之间的变化，并且根据长期累积的平均值产生精确的帧边界。在各个集成电路中，通过使用嵌入式锁相环把低速时钟倍增到较高速率，可以增加执行状态机操作的能力。对于用来生成的较低速时钟，较高速时钟将经历相移，因为嵌入式锁相环在其反馈路径通常具有环路滤波器。这些滤波器趋于降低基准时钟与生成时钟之间的抖动。以逐个周期为基础，较低速基准时钟与生成的较高速时钟之间的相位关系在低速时钟的抖动出现的情况将有所变化。
在较低速时钟与8kHz定时共同设置帧边界的装置中，该帧边界的调准对于高速时钟处于流动状态，因为出现了已抖动的输入时钟和输入帧脉冲。高速时钟驱动的状态机需要由高速时钟计时的帧边界的稳定定界。该帧边界的理想定界将是与粗定时信号(低速时钟与8kHz帧脉冲的结合)设定的长期平均帧边界相重合。这一定界是理想的，因为系统中不同部件之间通信的信号将依据相同的假设帧边界来定时，这是同步系统中的一个重要考虑。
因此，本发明提供了建立周期基准信号的装置，该周期参考信号下分成具有相位调准基准信号的较高速周期信号与相同频率的外部基准信号。相位调准处理是关于外部基准信号的高抖动裕度，在创建内部基准时有效消除窄相位差错带内的所有抖动。它使用平均技术创建带有最小电路的内部基准信号。
本发明还提供了辨别数字电话中帧边界的方法，包括以下步骤：产生一帧内具有多个主时钟脉冲的高速主时钟信号；接收处于抖动的同步输入帧脉冲；比较所述同步输入帧脉冲的定时与所述主时钟脉冲；从所述主时钟脉冲中产生输出帧脉冲；以及调整所述输出帧脉冲的定时，以消除所述输入帧脉冲中的抖动。
下面将通过实例详细说明本发明。
图1是本发明一个实施例的帧边界辨别器电路的时序图；
图2是主计数器的时序图；
图3是不同步模式的一个实例；
图4是帧迟到模式的一个实例；
图5是帧早到模式的一个实例；
图6是电路的方框图；
图7是显示帧变化累加器操作的流程图；
图8是显示主计数器操作的流程图。
本发明所述地电路产生一个内部帧脉冲，即使有抖动的输入基准时钟和输入帧脉冲，该内部帧脉冲也是稳定的。该电路需要较高速主时钟和同步的输入帧脉冲。这些被用作主输入信号。
参见图6，边界辨别电路包括三个主要单元，即解码器1、累加器2(accu)和主计数器3(msc)。计数器3是模8191计数器，它可以有0至8191之间的任何计数值。
解码器1解码计数器3的计数值，并且产生：一个当输入帧脉冲到达时计数值为1-4的迟到信号4；一个当计数值为8188-8191的早到信号5；和一个当计数值为5-8187时的不同步信号6。信号4和信号5被输入到累加器2，累加器2以描述的方式产生启动信号neg_full7和pos_full 8。信号6经过OR型门9a和AND型门9到达计数器3的负荷输入和累加器2的清零输入。
当信号6予以维持和输入帧脉冲到达门9的输入以及门9启动时，计数器3加载值1，下面将作详细说明。
下面将参考图1至图5的时序图更充分解释电路的操作。如图1所示，内部高速主时钟，即mclk，是一个65.536MHz信号。通过使用一个倍增的锁相环(PLL)按照一个已知方式从基准时钟产生该mclk。基准时钟可以为4.096MHz、8.192MHz或16.384MHz。
同步帧脉冲，即fpsyn_in，是8kHz脉冲，它是一个主时钟周期宽度。利用其相应的帧信号，从低速基准时钟创建该同步帧脉冲。低速基准时钟为4.096MHz、8.192MHz或16.384MHz，相应的帧信号是一个8kHz脉冲，为一个基准时钟周期宽度。由于低速基准时钟可以有抖动，因此fpsyn_in也是抖动的信号。
边界辨别器电路的输出是一个修改的帧脉冲，即fpsyn_out。当fpsyn_in没有抖动时，修改的帧脉冲在该实例中总是从图1所示的fpsyn_in延迟一个主时钟周期。当fpsyn_in具有一个特定抖动时，即该抖动位于帧起点的-61ns到+61ns之内并且由从高到低的fpsyn_in定义时，帧边界辨别器电路产生fpsyn_out信号，该fpsyn_out信号具有关于抖动的输入帧脉冲fpsyn_in的固定延迟或者固定提前。
主时钟计数器，即msc[12:0]，是13比特宽度，并且由信号mclk计时。在帧起点，主计数器msc预加载到“1”，然后计数到“8191”。在计数8191之后，msc饱和到“0”，这对应于图2所示的帧尾。
在理想情况下，当fpsyn_in没有抖动时，在主计数器3计数到“0”时fpsyn_in信号变高。然后，当计数器3计数到“1”时，产生已修改的帧脉冲fpsyn_out。在fpsyn_in信号出现抖动时，fpsyn_in信号可以在计数器3的任何计数处变高，这取决于有关来自低速基准时钟的抖动的基于每帧的变化。在此情况下，计数器3在fpsyn_in每次变高时不重新加载到“1”，因为fpsyn_out信号不提供每8192mclk周期的一个脉冲，这意味着某些时候将失去一帧脉冲，而某些时候将增加一个额外的帧脉冲。
为了处理fpsyn_in的抖动，6比特累加器2与计数器3共同用来累加输入帧脉冲，以便校正用来产生如图6所示的fpsyn_out信号的计数器3。如果帧-到-帧变化小于±4mclk周期，约为±61ns，则帧校正将不会立即发生，而是将累加该变化。如果帧-到-帧变化是从+1到4mclk周期，则累加将递增1；如果帧-到-帧变化是从-1到-4mclk，则累加将递减1。只要总的帧累加到达±16(110000或者010000)，则将作出帧调整。如果帧-到-帧变化是零mclk周期，这意味着fpsyn_in在msc为“0”时变高(与理想的fpsyn_in相同)，则累加器2将保持其旧值。
该电路具有若干不同的操作模式。根据fpsyn_in与主计数器msc的内容之间的关系，存在以下5种边界辨别器的模式：
1、不同步
如果信号fpsyn_in在msc_cnt处于“5”到“8187”范围时变高，则维持解码单元的out_sync信号。out_sync信号加载“1”到msc计数器并且累加器accu清零。当msc计数器与帧起点不同步时，可能出现此状况。重新同步msc需要把“1”的初始值重新加载给msc。图3显示了这一情况。
2、帧迟到
如果fpsyn_in信号在msc_cnt输出处于“1”到“4”的范围时变高，则维持解码单元1的迟到信号，并且累加器2accu递增1。该情况出现在输入帧脉冲相对当前帧信息迟到时。当accu到达“+16”(010000)最大计数时，维持累加器2accu的pos_full信号8。当计数器到达零以及维持pos_full信号时，计数器重新加载0并且累加器2清零。这具有同重复计数的相同效果。在重新加载msc之后，accu将停止一帧，并且在下一个fpsyn_in之后重新启动。图4图示了该情况。
3、帧早到
如果fpsyn_in在msc_cnt输出为“8188”到“8191”的范围时变高，则维持解码单元的早到信号，并且累加器accu递减1。此情况出现在输入帧脉冲相对于当前帧信息早到时。当accu到达“-16”(110000)的最小计数时，维持accu单元的neg_full信号。在此情况下，当计数器到达8191的最大值时，计数器加载1并且累加器清零。这具有跳跃一个计数的效果。在重新加载msc之后，accu将停止一帧，并且在下一fpsyn_in之后重新开始。图5图示了这一情况。
4、帧准时
如果信号fpsyn_in在msc_cut输出位于0的计数时变高，则计数器msc或者累加器accu中不发生变化。这种情况发生在图1所示的帧变化不出现时。
5、帧快速跟踪
作为外部控制信号的fbden信号可以用来通过截止AND型门9来封闭整个电路。当该信号通过反相器变低时，启动AND型门9，并且将在每帧进行帧校正，而不考虑fpsyn_in与msc计数器的内容之间的关系，这意味着通过输入帧脉冲fpsyn_in，计数器msc每帧将加载1以及累加器每帧清零。该信号对于在初始化期间允许电路执行快速帧跟踪是有用的。一旦初始化结束，fbden信号应当予以高驱动以启动正常操作模式。
再参见图6，将看到解码器l解码主计数器msc的计数值，并产生三个输出信号，即迟到信号4、早到信号5和out_sync信号6。当msc计数是8188至8191时，早到信号5变高。当msc计数器为1至4时，迟到信号4变高。如果msc计数为5至8187，则out_sync信号变高。其它两个单元2、3利用这三个输出信号确定整个电路的操作模式。
当fpsyn_in变高以及早到信号5为高时，下一个模式将是帧早到模式；当fpsyn_in变高以及迟到信号4为高时，下一个模式将是帧迟到模式；当fpsyn_in变高以及out_sync为高时，下一个模式将是不同步模式；当fpsyn_in变高以及这三个信号都不高时，下一个模式将是帧准时模式。
累加器2是6比特累加器，它被fpsyn_in信号触发。如果当降信号(与来自解码器单元的早到信号相同)为高时fpsyn_in变高，则accu递减1；如果当升信号(与来自解码器单元的迟到信号相同)为高时fpsyn_in变高，则accu将递增1；如果降信号和升信号都高，则累加器accu保持其旧值。当accu到达-16(110000)或者+16(010000)时，将进行帧调整，并且accu停止，等候来自msc的adjust_done信号再次重新启动。当adjust_done信号出现时，累加器2清零，并保持停止直至第二fpsyn_in信号到达，这意味着在重新启动之前等候一个或多个帧。当清零信号为高时，累加器2还可以清零，这通常发生于帧快速跟踪模式。
图7图示了累加器2.23的操作流程图。在步骤10，如果输入帧脉冲到达代表不同步(out-of-sync)条件的x与n-y之间的计数器值，或者一个截止信号有效，则累加器清零以及累加器逻辑环到起点，否则累加器逻辑进行到步骤11。在步骤11，如果从主计数器接收到adjust_done信号，指示调整已经发生，则累加器2清零以及累加器逻辑环到起点，否则累加器逻辑进行到步骤12。在步骤12，如果收到wait_one_frame信号，则累加器2清零以及累加器逻辑环到起点，否则累加器逻辑进行到步骤13。在步骤13，如果累加器到达极限值，则累加器清零以及累加器逻辑环到起点，否则累加器逻辑进行到步骤14。在步骤14，如果输入帧脉冲迟到，则累加器递增1以及累加器逻辑环到起点，否则累加器逻辑进行到步骤15。在步骤15，如果输入帧脉冲早到，则累加器递减1以及累加器逻辑环回到起点，否则累加器逻辑进行到步骤16。在步骤16，如果输入帧脉冲既不迟到也不早到，则累加器逻辑环回到起点。
来自累加器accu的输出信号是neg_full 7(当accu＝-16)和pos_full 8(当accu＝+16)。msc单元3利用这两个信号7和8执行帧调整。
主计数器3(msc)是由主时钟计时的13比特主计数器。在帧快速跟踪模式或者不同步模式中，当fpsyn_in变高时，负载信号也为高，并且计数器msc预先加载“1”。与这两个模式不同，如果neg_full信号7为高(当accu＝-16时)，在8191计数之后，则将计数器msc调整(或加载)到“1”，这意味着从主计数器msc移出一个计数。如果pos_full信号8为高(当accu＝+16时)，在0的计数之后，msc将被再次调整到计数0，这意味着把一个或多个计数加到msc。在调整的任意情况之后，来自计数器3的adjust_done信号将在一个周期变高，所以累加器2能够重新启动。
图8图示了计数器msc单元的操作流。在步骤20，如果输入帧脉冲到达代表不同步(out-of-sync条件)的x与n-y之间的计数器值，或者截止信号有效，则计数器值置位到第一初始值以及计数器逻辑环回到起点，否则计数器逻辑进行到步骤21。在步骤21，如果累加器达到第一极限值，则计数器复位到当所述计数器到达它的最大值时的第一初始值，并且计数器逻辑环回到起点，否则计数器逻辑进行到步骤22。在步骤22，如果累加器达到第二极限值，则计数器复位到当所述计数器达到所述第二极限值之后的第二初始值，即第二初始值，通常重复零，并且计数器逻辑环到起点，否则计数器逻辑递增所述计数值为1，并且环回到起点。
out-of-sync信号6与OR型门9a的一个输入相连接，所述OR型门9a的输出与AND型门9的一个输入相连接。所述AND型门9的输出连接到主计数器3的负荷输入，以及累加器2清零输入。所述AND型门9的其它输入接收输入帧脉冲fpsyn_in。因此out-of-sync信号6启动主计数器3的负荷输入。
截止信号fbden反向并施加到所述OR型门9a的第二输入。当信号fbden维持时，由解码器1和累加器2组成的控制电路予以有效地封闭，以便主计数器3连续跟踪输入帧脉冲。
本领域熟练技术人员将会明白，能够在所附权利要求的范围内对本发明作出许多变化。特别是，本领域熟练技术人员将会明白，在任何计数值将被视为零位置的意义上，可以有任意的脉冲计数方案。为了方便起见，可以考虑计数器在1开始计数，在0结束计数。