非挥发性存储元件的结构 【技术领域】
本发明涉及一种存储元件的结构，且特别涉及一种非挥发性存储元件的结构。
背景技术
在超大规模集成电路与极超大规模集成电路中使用接触窗(contact)来连接多层电路结构。在集成电路的发展过程中，当组件尺寸推进至次微米的技术层次，传统的接触窗不但逐渐不敷需求，同时在许多方面还限制的组件的性能。在接触窗面积随组件尺寸缩小的同时，其电阻亦同时随之升高，尤其是当扩散区随组件尺寸缩小时，接触窗与扩散区域的对准则成为一项难题，为了避免接触窗与扩散区域的对准失误造成工艺问题与组件失效，常需预留会降低组件集成度的对准失误的空间，或是维持甚至增加扩散区域的面积，但增加扩散区域的面积会增加基底与扩散区域间的接合电容，因而降低组件速度。
【发明内容】
本发明的目地是在于提供一种非挥发性存储元件的结构，可克服接触窗对准失误的问题。
本发明的另一目的是提供一种非挥发性存储元件的结构，可增加微影工艺的裕度。
本发明的再一目的是提供一种非挥发性存储元件的结构，以有效提高埋藏扩散导线(buried diffusion line，简称BD line)或区域，进而维持硅基底下的埋藏扩散导线的浅接合(shallow junction)。
本发明的又一目的是提供一种非挥发性存储元件的结构，以降低位线的片电阻(sheet resistance)。
根据上述与其它目的，本发明提出一种非挥发性存储元件的结构，包括栅极(gate)、位线(bit line)以及字符线(word line)所组成，其中位线是由一埋藏扩散导线或区域与位于埋藏扩散导线或区域上的一提高的导体层(elevated conductor layer)所组成，栅极则配置于位线提高的导体层之间，其中提高的导体层与埋藏扩散导线或区域电性相连，且被一间隙壁所围绕。而字符线约与位线垂直，且位于栅极上并跨过位线的提高的导体层。
本发明另外提出一种非挥发性存储元件的结构，包括一基底、具有栅极与埋入式源/漏极的存储单元、位线、字符线以及位于位线和字符线侧壁的间隙壁，其中字符线与栅极例如是多晶硅层。此外，于基底上还有一内层介电层(inter-layer dielectric，简称ILD)覆盖位线以及字符线。而上述各组件的配置是存储单元的栅极位于基底上、埋入式源/漏极位于栅极旁的基底内，而位线与埋入式源/漏极耦接、位线与栅极耦接。另外，本发明中位于位线和字符线侧壁的间隙壁材质与内层介电层材质需选用具高选择比的材质，譬如当内层介电层的材质是硼磷硅玻璃(BPSG)时，间隙壁可以是高温氧化物或氮化硅。
本发明因为采用如多晶硅层提高的导体层，来提高埋藏扩散导线，不但可以维持硅基底下埋藏扩散导线的浅接合，还能够降低位线的片电阻。此外，由于本发明的位线包括一高于基底的导体层，所以在配合位于字符线与位线提高的导体层侧壁的间隙壁结构后，因为位线顶部较公知结构更高，故于蚀刻形成接触窗洞时能更快暴露出位线，故能克服接触窗对准失误的问题，进而增加微影工艺的裕度。
【附图说明】
图1是本发明的一较佳实施例的非挥发性存储元件的俯视图；
图2是图1所绘示的非挥发性存储元件的立体示意图；
图A至图3D所示是图2中沿III-III’方向的制造流程示意图；
图4A至图4C所示是图2中沿IV-IV’方向的制造流程示意图；
图5所示是图2中沿V-V’方向的结构示意图。
图中标记分别是：
100：基底
102，106，122，124：介电层
104：栅极
108，116：氧化物层
110，126：间隙壁
112：埋藏扩散导线
114：提高的导体层
118，120：导体层
128：内层介电层
130：接触窗
131：位线
132：字符线
134：接触窗洞
【具体实施方式】
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
在此必须说明的是以下描述的工艺步骤及结构并不包括集成电路的完整工艺。本发明可以通过各种集成电路工艺技术来实施，在此仅提及了解本发明所需之技术。以下将根据本发明附图作详细的说明，附图均为简单的形式，实际上内存组件结构式复杂得多的。
图1是本发明的一较佳实施例的非挥发性存储元件的俯视图，请参照图1，本发明的结构是由数个栅极、数条位线131以及数条字符线132所组成，其中位线132是由一埋藏扩散导线(buried diffusionline，简称BD line)与位于埋藏扩散导线上的一提高的导体层(elevatedconductor layer)所组成(未绘示)，而栅极则是位于位线131的提高的导体层之间的字符线132底下。此外，在图中还包括位于字符线132侧壁的间隙壁126。为简化本图，图中仅显示两条字符线132之间的部分间隙壁126，其可作为蚀刻终止层。当接触窗洞的形成发生对准失误时，间隙壁可防止接触窗洞蚀刻所造成的工艺问题与组件失效。
以下将进一步说明本发明的结构。
图2是依照图1所绘示的非挥发性存储元件的立体示意图，请参照图2，本发明的结构是由一基底100上的位线131、位线131间的基底100上的栅极104以及与位线131互相垂直且覆盖于栅极104与部分位线131上的字符线132所组成，其中栅极104譬如是多晶硅层，并且其厚度以约1500埃较佳，而位线131是由一连续的埋藏扩散导线或一连串不连续的扩散区域112与位于埋藏扩散导线112上的一提高的导体层114所组成，其中提高的导体层114例如是多晶硅层，而这层提高的导体层114因为提高了整体的位线131，不但可以维持基底100下埋藏扩散导线112的浅接合(shallow junction)，还能够降低位线131的片电阻(sheet resistance)。此外，于字符线132的提高的导体层114侧壁还可具有间隙壁126结构，所以在搭配位线131中高于基底100的导体层114之后，能够于蚀刻形成接触窗洞134时，较公知结构更快暴露出位线131，并且通过间隙壁126保护接触窗洞134外围组件，而克服接触窗对准失误的问题。
字符线132大致上与位线131垂直，举例来说，字符线132可由数层导体层118、120所组成，其中导体层118位于栅极104上并且跨过位线131的提高的导体层114，且导体层118例如是多晶硅层。而位于导体层118上的另一导体层120例如是硅化金属层(Silicide)，以降低字符线132的阻值。此外，字符线132还可包括位于导体层120顶部的一介电层122，其材质例如是氮化硅或二氧化硅。
然后，请继续参照图2并配合图3D。图3D所示是图2中沿III-III’方向的剖面图。提高的导体层114侧壁还包括一第一间隙壁110，其材质如高温氧化层(high temperature oxide，简称HTO)。此外，于位线131的提高的导体层114与字符线132的导体层118间还具有一氧化物层116，以隔绝位线131与字符线132。
接着，请再参照图2并配合图4C，其中图4C所示是图2中沿IV-IV’方向的剖面图，于字符线132侧壁还具有一第二间隙壁126，其材质例如是氮化硅，此一间隙壁126可用以防止后续蚀刻形成接触窗洞134时，因对准失误造成组件被破坏的情形发生。而于第二间隙壁126与字符线132侧壁之间还具有一层覆盖于位线131的提高的导体层114与基底100上的介电层124，用作介电层126的衬垫与蚀刻终止层。另外，于基底100上还有一内层介电层(inter-layer dielectric，简称ILD)128覆盖字符线132与位线131，并且贯穿内层介电层128而与位线131的提高的导体层114相连的一接触窗130，其中内层介电层128与第二间隙壁126的材质需选用具高选择比的材质，以使第二间隙壁126于蚀刻内层介电层128形成接触窗洞134期间，保护接触窗洞134周围的组件，譬如当内层介电层的材质是硼磷硅玻璃(BPSG)时，第二间隙壁126可以是氮化硅。
以下将说明制作本发明的结构的其中一种方法。图3A至图3D所示是图2中沿III-III’方向的制造流程示意图；图4A至图4C所示是图2中沿IV-IV’方向的制造流程示意图；以及图5所示是图2中沿V-V’方向的结构示意图。
请参照图3A，图中显示一基底100，此基底100上有一介电层102、一导体层104于介电层102上及另一介电层106于导体层104上。
随后，请参照图3B，以传统的微影与蚀刻工艺转移一埋藏扩散导线的图案进入介电层106与导体层104以暴露出介电层102，并形成数个栅极104，而氧化物层108以传统湿式或干式氧化法氧化导体层104的侧壁而形成。另外，还有一介电层110形成覆盖于图3B中所示的结构。
接着，请参照图3C，以传统的干蚀刻法回蚀刻介电层110以形成间隙壁110，并暴露出基底100。然后，于基底100内形成埋藏扩散导线112。接着形成一导体层作为提高的导体层114，并以传统的蚀刻法进行回蚀刻，使导体层114经回蚀刻后的顶部低于间隙壁110顶端。
之后，请参照图3D，移除介电层106，再于图3D所示的结构上形成一导体层118，如多晶硅层。然后另一导体层120形成于导体层118上，其中导体层120包括硅化金属层。最后于导体层120上形成一介电层122，如氮化硅层或二氧化硅层。之后的工艺如图4A至图4C所示。
图4A至图4C所示是图2中沿IV-IV’方向的制造流程示意图，请参照图4A，以传统的微影与蚀刻工艺蚀刻介电层122、导体层120与118以暴露出氧化物层116，同时在无位线131的区域持续蚀刻导体层104(请见图2)，并形成图2中所示的字符线132。于图4A中显示的字符线包含介电层122、导体层120与118。接着，又一介电层124形成覆盖图4A中的结构，介电层124例如是高温氧化物层。然后，以另一介电层126覆盖介电层124，其中介电层126譬如氮化硅层，但不限于氮化硅层。
然后，请参照图4B，以传统的干蚀刻工艺回蚀刻介电层126，以形成邻接字符线132侧壁之间隙壁126。接着，一内层介电层128以传统的化学气相沉积法形成于图4B所示的结构上，其中内层介电层128材质与间隙壁126的材质需选用具高选择比的材质，以使间隙壁126于后续蚀刻内层介电层128期间，保护周围组件不被破坏，譬如当间隙壁126是氮化硅时，内层介电层128的材质可以是硼磷硅玻璃(BPSG)。然后以快速热工艺(Rapid Thermal Processing)将内层介电层128致密化。
然后，请参照图4C，以传统的微影与蚀刻工艺蚀刻内层介电层128、介电层124与氧化物层116，以形成图1中所示的接触窗洞134。间隙壁126用作蚀刻终止层，当接触窗洞发生对准失误时，间隙壁126可防止接触窗洞蚀刻所造成的工艺问题与组件失效。最后，于接触窗洞134内填入一导体材料，以形成一接触窗130，此导体材料可为铝。
图5所示则是图2中沿V-V’方向的结构示意图，请参照图5，于基底100与字符线132之间有另一介电层102，用来隔绝基底100与字符线132。
综上所述，本发明的特点在于采用如多晶硅层的提高的导体层，来提高埋藏扩散导线，不但可以维持硅基底下埋藏扩散导线的浅接合，还能够降低位线的片电阻。此外，由于本发明的位线高于基底，所以在配合位于字符线与位线的高的导体层侧壁的间隙壁结构后，因为位线顶部较公结构更高，故于蚀刻形成接触窗洞时能更快暴露出位线，故能克服接触窗对准失误的问题，进而增加微影工艺的裕度。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该技术者，在不脱离本发明之精神和范围内，所作的各种更动与润饰，均属于本发明的保护范围。