输入/输出驱动器 【技术领域】
本发明涉及一种输入/输出驱动器，具体地讲，本发明涉及一种能够高效率地降低DDR-III产品的输入电容Cin的输入/输出驱动器。
背景技术
双倍数据速率(DDR)-III标准图形DRAM产品需要一种支持至少30Ω调谐的40Ω通道阻抗。另外，设置在一GDRAM中以便一图形处理单元(GPU)和与一图形DRAM(GDRAM)之间的阻抗相匹配的一内嵌式终端(on-dietermination；ODT)电路需要约60Ω阻抗。而且，在该GDRAM中，输入电容Cin被限制在3pF或以下，以便确保在700MHz等级的高速运行时信号波形的传输。
一般而言，一用于传输及接收数据的DQ引线被连接至复合电路元件(complex circuit element)，例如，一输入缓冲器、一输出驱动器、一静电放电保护电路(下文中称为「ESD」)以及一ODT电路。因此，包括因封装所导致的电容成分的输入电容Cin很容易超过3pF。据此，需要在器件或处理程序领域方面进行改进。
而且，由于ODT电路所必须的ODT切换开关晶体管所导致的电容的增加使得难以满足对输入电容Cin的需求。存储操作频率越提高，输入电容的最大可容许值越降低。因此，为了降低输入电容Cin，需要综合性改良，例如，除了减少相关工艺及设计规则以外，还需要综合改进。
【发明内容】
因此，本发明旨在解决前述现有技术中的问题，并且本发明的目的是提供一种能够高效率地降低DDR-III产品的输入电容Cin地输入/输出驱动器。
根据本发明一个优选的实施例，本发明提供一种输入/输出驱动器，该输入/输出驱动器能够高效率地降低DDR-III产品的输入电容Cin以及满足在DDR-III产品标准中指定的ODT操作条件需求。
本发明的一个方面是提供一种输入/输出驱动器，该输入/输出驱动器包括：一输入缓冲器，用于以一写入模式将一输入数据从一DQ触点区供给一存储单元阵列；一输出驱动器，用于以一读取模式将一输出数据从该存储单元阵列供给该DQ触点区；以及一DQ切换开关，用于以该写入模式将该输出驱动器与该DQ触点区电隔离。
【附图说明】
从以下结合附图对所给出的优选的实施例的说明，本发明的前述及其它目的、优点及特征将是显而易见的，其中：
图1是显示根据本发明的一个优选的实施例的输入/输出驱动器的方块图。
图2A至图2C是显示图1所示之DQ切换开关的详细电路图。
图3是显示与供给图1所示的DQ切换开关的电压成正比的电阻的线性变化的视图。
图4是显示图2A所示的LVT NMOS晶体管操作特性的电路图。
图5是显示图2C所示的传输选通电路的操作特性的电路图。
图6是显示输入/输出驱动器的电路图，该输入/输出驱动器包括一应用图1所示的DQ切换开关的ODT电路。
图7是显示图6所示的ODT电路的详细电路图。
图8是显示输入/输出驱动器的电路图，该输入/输出驱动器包括一ODT电路、一ESD电路以及一CDM电路，并且应用图1所示的DQ切换开关。
附图标记说明
10 输入缓冲器
20 输出驱动器
30 DQ切换开关
40 DQ触点区
50，60a，60b 控制单元
70 ODT电路
80 ESD电路
90 CDM电路
100 GDRAM(图形DRAM)
200 GPU(图形处理单元)
LNM0至LNMn LVT NMOS晶体管
NM，NM1，NM2， NMOS晶体管
PM，PM1，PM2， PMOS晶体管
ODTS ODT切换开关
ODTR ODT电阻器
ESDU，ESDD ESD晶体管
CDMT CDM晶体管
CDMR CDM电阻器
【具体实施方式】
根据本发明的一个方面，一种输入/输出驱动器包括：一输入缓冲器，用于以一写入模式将输入数据从一DQ触点区供给一存储单元阵列；一输出缓冲器，用于以一读取模式将输出数据从该存储单元阵列供给该DQ触点区；以及一DQ切换开关，用于以该写入模式将该输出驱动器与该DQ触点区电隔离。
现在将参考附图来说明本发明的优选的实施例。然而，本发明不限于以下的详细说明中所公开的优选的实施例，但是可以对它们做出各种变化和改进。因此，根据本发明的这些实施例是用于告知本领域中的普通技术人员本发明范畴内的工艺技术。
图1是显示根据本发明的一个优选的实施例的输入/输出驱动器的方块图。
请参阅图1，一种根据本发明一个优选的实施例的输入/输出驱动器包括一输入缓冲器10、一输出驱动器20及一DQ切换开关30，并且被连接至一DQ触点区40。
按照一写入模式，DQ切换开关30被关闭以便将输出驱动器20与DQ触点区40电隔离。另一方面，按照一读取模式，DQ切换开关30被开启以便将输出驱动器20与DQ触点区40电连接。
按照该写入模式，DQ切换开关30被关闭以便将输出驱动器20与DQ触点区40电隔离，借以能够减少因输出驱动器20所造成的电容增加。按照该读取模式，DQ切换开关30被开启以便将输出驱动器20与DQ触点区40电连接，借以使输出驱动器20正常输出数据。
如图1所示，按照该写入模式，通过输入缓冲器10将数据从DQ触点区40传输至一存储单元阵列(图中未显示)。结果，按照该写入模式，通过输入缓冲器10来执行写入作业，而不需顾及输出驱动器20的操作。因此，按照该写入模式，根据本发明的一个优选的实施例的该输入/输出驱动器使用DQ切换开关30将输出驱动器20与DQ触点区40电隔离。结果，能够减少因输出驱动器20所造成的电容增加。另一方面，按照该读取模式，从该存储单元阵列所感测的数据DATAO通过输出驱动器20输出至DQ触点区40。因此，按照该读取模式，DQ切换开关30被开启以便将输出驱动器20与DQ触点区40电连接。
DQ切换开关30包括一LVT(LOW VT；低电压)NMOS晶体管LNM或一LVTPMOS晶体管LPM，如图2A所示。例如，该LVT NMOS晶体管LNM或该LVT PMOS晶体管LPM的阈电压(threshold voltage)VT优选为0.15V或以下。此外，该LVT NMOS晶体管LNM的栅电压(gate voltage)电压VG优选为一抽运电压(pumping voltage)VPP(3.5V或以上)，而不是一电源电压VDD(1.8V)。该抽运电压VPP通常是该电源电压的两倍。另一方面，该LVT PMOS晶体管LPM的栅电压优选为一负抽运电压“-VPP”或一接地电压VSS。
如上文所述，考虑被用做DQ切换开关30的晶体管(下文中称为「DQ晶体管」)的阈电压VT与栅电压VG的理由如下。第一，如果该DQ晶体管所负载的一信道电阻变成极大，则难以有效确保构成输出驱动器20之总信道电阻(包含晶体管的通道电阻及串联电阻)的线性关系。因此，需要将该DQ晶体管的栅极宽度最大化，并且将该DQ晶体管的阈电压最小化，以便最小化该DQ晶体管的通导电阻(on-resistance)。然而，由于漏极/源极接合层所导致的结电容(junction capacitance)，以及介于栅极与漏极/源极接合层之间重迭部位上产生的栅极重迭电容都可能会扩大，所以需要调整该DQ晶体管的栅极宽度。第二，信道电阻的线性关系会因该DQ晶体管的栅电压VG而大幅变化。如图3所示，该DQ晶体管的栅电压VG为0V至抽运电压VPP的情况下的信道电阻的线性优于该DQ晶体管的栅电压VG为0V至电源电压VDD的情况下的信道电阻的线性。而且，如果栅电压VG为电源电压VDD，则在传输高位准(HIGH)信号时，阈电压会造成电压损失，因而优选方式为，栅电压VG为抽运电压VPP。
此外，DQ切换开关30可能包括并联连接的多个LVT NMOS晶体管(LNM0至LNMn)，以便最小化该DQ晶体管所负载的信道电阻，如图2B所示。同样地，DQ切换开关30可能包括并联连接的多个LVT PMOS晶体管(图中未显示)。此时，在DQ切换开关30包括并联连接的多个LVT NMOS或PMOS晶体管时，因为总电容可能被极度扩大，所以最好调整LVT NMOS或PMOS晶体管的数量。另一方面，如图2A所示，在DQ切换开关30包括并联连接的多个LVT NMOS或PMOS晶体管时，考虑到信道电阻的线性，栅电压VG最好为抽运电压VPP。然而，由于惯用的抽运电压VPP相对高，造成设计困难。因此，如图2C所示，DQ切换开关30可能包括一传输门(transfer gate)TM，而该传输门TM包括并联连接的LVT NMOS晶体管及LVT PMOS晶体管。在此情况下，每个栅电压VG可能是电源电压VDD。DQ切换开关30包括该传输门TM，借此能够防止在传输HIGH或LOW信号时发生电压损失。
如上文所述，必须操作DQ切换开关30按照该读取模式将其关闭，并且按照该写入模式将其开启。以下将通过图4及图5所示的电路图来说明DQ切换开关30的操作。
如图4所示，当DQ切换开关30包括一LVT NMOS晶体管LNM时，构成一控制单元50，以便根据一写入启用信号(writing enabling signal)运行。控制单元50包括串联连接的一PMOS晶体管PM及一NMOS晶体管NM。检验该控制单元的运行特性，根据一写入启用信号WE，开启该NMOS晶体管NM及关闭该PMOS晶体管PM，按照写入模式该写入启用信号是被启动的(HIGH电平)。因此，LVT NMOS晶体管被关闭，借以将输出驱动器20与DQ触点区40电隔离。另一方面，根据按照写入模式停用的(LOW电平)一写入启用信号WE，关闭该NMOS晶体管NM及开启该PMOS晶体管PM。因此，LVT NMOS晶体管被开启，借以将输出驱动器20与DQ触点区40电连接。
另外，如图5所示，当DQ切换开关30包括所述的传输门TM时，构成一第一控制单元60a及一第二控制单元60b，以便根据该写入启用信号WE运行。第一控制单元60a包括串联连接的一PMOS晶体管PM1及一NMOS晶体管NM1。第二控制单元60b包括串联连接的一PMOS晶体管PM2及一NMOS晶体管NM2。检验第一控制单元60a及第二控制单元60b的运行特性，根据按照该写入模式启用的该写入启用信号WE，开启该NMOS晶体管NM1及关闭该PMOS晶体管PM1，同时开启该NMOS晶体管NM2及关闭该PMOS晶体管PM2。因此，将该传输门TM中的NMOS晶体管及PMOS晶体管两者都关闭，借以将输出驱动器20与DQ触点区40电隔离。另一方面，根据按照该读取模式停用的该写入启用信号WE，关闭该NMOS晶体管NM1及开启该PMOS晶体管PM1，同时关闭该NMOS晶体管NM2及开启该PMOS晶体管PM2。因此，开启该传输门TM的NMOS晶体管及PMOS晶体管，借以将输出驱动器20与DQ触点区40电连接。
一般而言，如图6所示，为了匹配一GPU(图形处理单元)200与一GDRAM(图形DRAM)100之间的阻抗，在GDRAM100中配备一ODT电路70。ODT电路70需要60Ω的阻抗。在根据本发明优选的实施例的输入/输出驱动器中，ODT电路70配备在一电压源与一连接至该DQ切换开关30及该DQ触点区40的节点N之间。具体而言，如图7所示，该ODT电路70连接在该节点N与用于供应该电源电压VDD的该电压源之间。ODT电路70包括一ODT切换开关ODTS及一ODT电阻器ODTR。该ODT切换开关ODTS受该GPU200的控制信号GPUCA控制。另外，如图8所示，该输入/输出驱动器除了包括ODT电路70以外，还进一步包括一ESD电路80以及一带电荷装置模型CDM90。该ESD电路80包括串联连接的ESD晶体管ESDU及ESDD，配备在该DQ触点区40与该CDM电路90之间。CDM电路90包括一CDM晶体管CDMT及一CDM电阻器CDMR，配备在该输入缓冲器10与该ESD电路80之间。
如图8所示，按照该写入模式，根据本发明优选的实施例的输入/输出驱动器的总输入电容Cin是接合层电容与输入缓冲器10、CDM电路90、ESD电路80和ODT电路70的ODT切换开关ODTS及该DQ切换开关30的栅极重迭电容的总和。除了前面提及的电容以外，该总输入电容进一步包括因封装所导致之电容以及信号金属线的互连电容。由于根据本发明优选的实施例的输入/输出驱动器进一步包括ODT电路30，所以与不包含该DQ切换开关30的已知输入/输出驱动器相比，接合面层电容以及构成DQ切换开关30的多个晶体管的栅极重迭电容会增加。然而，按照该写入模式，会使用DQ切换开关30来电隔离输出驱动器20与DQ触点区40，所以总输入电容Cin会减少。更重要的原因为，由于接合层电容及输出驱动器20的栅极重迭电容所增加的电容大大地大于因该DQ切换开关30所增加的电容。现在将参考如下的表格1来说明。
[表格1]DQ引线[pF] ESD 电路 CDM 电路 输出 驱动器 ODT 电路 DQ 切换开关 封装 其他 总计未使用DQ切换开关 0.600 0.050 0.565 0.305 0.000 1.070 0.500 3.090使用DQ切换开关 0.600 0.050 0.000 0.305 0.176 1.070 0.500 2.701
表格1表示在为符合GDRAM之DDR-III标准所设计的输入/输出驱动器电路中所计算得出的输入电容Cin值。如表格1所示，通过使用DQ切换开关，可使输入电容Cin减少0.39pF(12.6％)。结果，该输入/输出驱动器电路满足GDRAM之DDR-III标准的输入电容Cin条件。
在前面的说明中，虽然已使用优选的实施例来详细说明本发明的精神，但是提供这些优选的实施例是为了向本领域中的普通技术人员完整解说本发明。因此，应注意本发明不限定于所说明的这些实施例。然而，在不脱离本发明的范畴与精神的条件下，本领域中的普通技术人员当然可对这些实施例作变更和修改。
如上文所述，根据本发明，可通过按照写入模式，使用该DQ切换开关将输出驱动器与DQ触点区电隔离，借以减少因该输出驱动器所造成的电容，就能够降低总输入电容Cin。
另外，通过在根据本发明的输入/输出驱动器中配备ODT电路及DQ切换开关，就能够高效率地降低输入电容Cin以及满足DDR-III标准的ODT操作条件。