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1、10申请公布号CN104160509A43申请公布日20141119CN104160509A21申请号201380012586722申请日2013021912158860220120309EPH01L29/08200601H01L29/7820060171申请人AMS有限公司地址奥地利乌恩特普雷姆斯塔特恩72发明人沃尔夫冈赖因普雷希特74专利代理机构北京集佳知识产权代理有限公司11227代理人康建峰陈炜54发明名称ESD保护半导体器件57摘要一种半导体衬底，设置有布置在表面10处彼此相隔一定距离的第一导电类型的源区2和漏区3，布置在源区2与漏区3之间的与第一导电类型相反的第二导电类型的沟道区4。
2、，以及布置在沟道区4上方的栅电极6。第一导电类型的衬底阱7布置在衬底1中并与源区2间隔一定距离。衬底阱7与漏区3邻接，并且源区2与衬底阱7之间的距离大于源区2与漏区3之间的距离。30优先权数据85PCT国际申请进入国家阶段日2014090486PCT国际申请的申请数据PCT/EP2013/0532822013021987PCT国际申请的公布数据WO2013/131743EN2013091251INTCL权利要求书2页说明书5页附图2页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书5页附图2页10申请公布号CN104160509ACN104160509A1/2页21一种ES。
3、D保护半导体器件，包括半导体衬底1，具有表面10；第一导电类型的源区2和漏区3，所述源区2和所述漏区3布置在所述衬底1中，位于或邻近于所述表面10，并且彼此间隔开距离；第二导电类型的沟道区4，所述第二导电类型与所述第一导电类型相反，所述沟道区4布置在所述源区2和所述漏区3之间，以及栅电极6，布置在所述沟道区4上方，其特征在于所述第一导电类型的衬底阱7布置在所述衬底1中，并与所述源区2间隔开距离，所述衬底阱7与所述漏区3邻接，以及所述源区2与所述衬底阱7之间的距离大于所述源区2与所述漏区3之间的距离。2根据权利要求1所述的ESD保护半导体器件，其中，所述衬底阱7布置在所述衬底表面10被所述漏区3。
4、包围的区域下方。3根据权利要求1或2所述的ESD保护半导体器件，其中，与所述漏区3相比，所述衬底阱7具有较低的掺杂浓度。4根据权利要求1至3中的一项所述的ESD保护半导体器件，还包括所述第二导电类型的本体阱12，所述沟道区4位于所述本体阱12中，以及所述衬底阱7从所述衬底1的表面10向下延伸最大距离D1，所述最大距离D1大于所述本体阱12从所述表面10所延伸的最大距离D2。5根据权利要求1至3中的一项所述的ESD保护半导体器件，还包括所述第一导电类型的另外的衬底阱13，所述另外的衬底阱13布置在所述衬底1中并与所述源区2间隔开距离，所述源区2与所述另外的衬底阱13之间的距离大于所述源区2与所述。
5、衬底阱7之间的距离，以及所述另外的衬底阱13的电导率低于所述衬底阱7的电导率。6根据权利要求5所述的ESD保护半导体器件，还包括所述第二导电类型的本体阱12，所述沟道区4位于所述本地阱12中，以及所述另外的衬底阱13从所述衬底1的所述表面10向下延伸最大距离D3，所述最大距离D3大于所述本体阱12从所述表面10所延伸的最大距离D2。7根据权利要求1至6中的一项所述的ESD保护半导体器件，其中，所述源区2与所述漏区3之间的距离适于高于9V的触发电压以及在7V至11V之间的保持电压。8根据权利要求1至6中的一项所述的ESD保护半导体器件，其中，所述源区2与所述漏区3之间的距离适于高于95V的触发电。
6、压以及在75V至12V之间的保持电压。权利要求书CN104160509A2/2页39根据权利要求1至6中的一项所述的ESD保护半导体器件，其中，所述源区2与所述漏区3之间的距离适于高于12V的触发电压以及保持在以下电压值之间的范围内的保持电压所述电压值相差不超过所述范围的中间值的25。10根据权利要求1至6中的一项所述的ESD保护半导体器件，其中，所述源区2与所述漏区3之间的距离适于高于12V的触发电压以及保持在以下电压值之间的范围内的保持电压所述电压值相差不超过所述范围的中间值的20。11根据权利要求1至6中的一项所述的ESD保护半导体器件，其中，所述保持电压的范围保持为窄于8V。12根据权。
7、利要求1至6中的一项所述的ESD保护半导体器件，其中，所述保持电压的范围保持为窄于5V。13根据权利要求1至12中的一项所述的ESD保护半导体器件，还包括另外的源区2，另外的沟道区4，以及另外的栅电极6，所述源区2和所述另外的源区2关于所述漏区3彼此对称地布置，所述沟道区4和所述另外的沟道区4关于所述漏区3彼此对称地布置，所述栅电极6和所述另外的栅电极6关于所述漏区3彼此对称地布置，并且所述另外的源区2与所述衬底阱7之间的距离大于所述另外的源区2与所述漏区3之间的距离。权利要求书CN104160509A1/5页4ESD保护半导体器件技术领域0001本发明涉及具有防静电放电ESD保护的半导体器件。
8、。背景技术0002一些半导体器件如DC/DC转换器电源，具有频繁发生过电压尖峰的特点，过电压尖峰的频繁发生是由于高工作电流和高切换速度产生高感应电流。如果触发电压被设置成接近高于电路的工作电压，则过电压尖峰会造成集成ESD保护器件的不期望的触发。0003US6952039B1公开了一种用于过压自保护I/O单元的ESD保护骤回SNAPBACK结构。设计了多栅NMOS结构，以将雪崩倍增区域从栅极最接近漏极的边缘移开。通过在栅极的该最接近的边缘和漏极的镇流区域之间设置轻微掺杂的区域来实现该移动。发明内容0004本发明的一个目的是提供一种ESD保护半导体器件，其具有对于提升的触发电压较窄范围的保持电压。
9、。0005通过根据权利要求1的ESD保护半导体器件来实现该目的。各实施方式从从属权利要求中得出。0006ESD保护半导体器件包括半导体衬底，其包括被布置在衬底表面处或接近衬底表面、彼此间隔一定距离的第一导电类型的源区和漏区。与第一导电类型相反的第二导电类型的沟道区位于源区与漏区之间，并且栅电极被布置在沟道区上方。第一导电类型的衬底阱被布置在衬底中，与源区相隔一定距离。衬底阱与漏区邻接，源区与衬底阱之间的距离大于源区与漏区之间的距离。0007在ESD保护半导体器件的一种实施方式中，衬底阱被布置在衬底表面被漏区包围的区域下方。0008在另一实施方式中，与漏区相比，衬底阱具有较低的掺杂浓度。0009。
10、另一实施方式包括第二导电类型的本体阱。沟道区位于本体阱中。与本体阱相比，衬底阱较深，这意味着衬底阱从衬底的表面向下延伸最大距离，该最大距离大于本体阱从表面所延伸的最大距离。0010另一实施方式包括第一导电类型的另外的衬底阱，该另外的衬底阱被布置在衬底中，并与源区相隔一定距离。源区与另外的衬底阱之间的距离大于源区与衬底阱之间的距离，并且另外的衬底阱的电导率低于衬底阱的电导率。从漏区到衬底阱、以及从衬底阱到另外的衬底阱，掺杂浓度下降。0011另一实施方式包括被布置在衬底中与源区相隔一定距离的第二导电类型的本体阱和第一导电类型的另外的衬底阱。沟道区位于本体阱中。与本体阱相比，另外的衬底阱较深，这意味。
11、着另外的衬底阱从衬底的表面向下延伸最大距离，该最大距离大于本体阱从表面所延伸的最大距离。说明书CN104160509A2/5页50012在另一实施方式中，源区与漏区之间的距离以及相应的沟道区的长度适于高于9V的触发电压以及在7V至11V之间的保持电压。0013在另一实施方式中，源区与漏区之间的距离以及相应的沟道区的长度适于高于95V的触发电压以及在75V至12V之间的保持电压。0014在另一实施方式中，源区与漏区之间的距离适于高于12V的触发电压以及被保持在以下电压值之间的范围内的保持电压上述电压值相差不超过该范围的中间值的25。0015在另一实施方式中，源区与漏区之间的距离适于高于12V的触。
12、发电压以及被保持在以下电压值之间的范围内的保持电压上述电压值相差不超过该范围的中间值的20。0016在另一实施方式中，保持电压的范围被保持窄于8V，优选地窄于5V。0017另一实施方式包括另外的源区、另外的沟道区和另外的栅电极。源区和另外的源区、沟道区和另外的沟道区、以及栅电极和另外的栅电极关于漏区彼此对称地被布置。另外的源区和衬底阱之间的距离大于另外的源区与漏区之间的距离。附图说明0018下列为通过结合附图对本发明的实施方式的示例及其优点进行的详细描述。0019图1示出了半导体器件的一种实施方式的剖面图。0020图2示出了半导体器件的另一实施方式的剖面图。0021图3示出了电流/电压的曲线图。
13、。具体实施方式0022图1示出了ESD保护半导体器件的一种实施方式的剖面图。半导体衬底1可以是硅，其设置有第一导电类型的源区2和漏区3，源区2和漏区3被布置在衬底1的主表面10或靠近衬底1的主表面10，并且彼此间隔一定距离。与第一导电类型相反的第二导电类型的沟道区4位于源区2与漏区3之间。第一导电类型可以是N型导电性，第二导电类型可以是P型导电性，或二者互换。0023沟道区4可以是第二导电类型的本体阱12的上部，可以通过注入掺杂物在衬底1内形成本体阱12，如在图1中由虚线所表示。在这种情况下，衬底1可以是本征导电的或被适度掺杂为任意一种导电类型。如果衬底1被掺杂为第二导电类型并且掺杂浓度足够高。
14、，则可以不需要专用的本体阱12。源区2和漏区3可以嵌入本体阱12。包括第二导电类型的更高掺杂浓度的本体接触区5可以设置在本体阱12中，用于本体阱12的外部电接触。0024栅电极6被布置在沟道区4上方，并且通过栅极电介质与半导体材料绝缘，栅极电介质可以是半导体材料的氧化物。源区2、漏区3和本体接触区5可以通过通孔或竖直互连8来接触，并且因此可以与布线的结构化金属层9连接。布线可以包括嵌入金属间电介质中的若干金属层，其细节对本发明来说并不重要并在图1中省略。衬底表面10没有设置栅电极6和互连8的区域可以用隔离区11覆盖，隔离区11可以是场氧化物、浅沟槽隔离或类似物，并且可以通过半导体材料的氧化物来。
15、形成隔离区11。0025第一导电类型的衬底阱7被布置在衬底1中，并与源区2间隔一定距离。衬底阱7与漏区3邻接，并且源区2与衬底阱7之间的距离大于源区2与漏区3之间的距离。如果设置有本体阱12，则衬底阱7优选地比本体阱12深，使得衬底阱7与本体阱12之间的相说明书CN104160509A3/5页6对陡的PN结不会完全包围衬底阱7，并且有助于衬底阱7与衬底1的较深区域之间的电流流动。在这种情况下，衬底阱7从衬底1的表面10向下延伸第一最大距离D1，与本体阱12从表面10所延伸的第二最大距离D2相比，该第一最大距离D1较大。0026当漏源电压VDS超过触发电压时，由源区2、沟道区4和漏区3形成的晶体。
16、管结构接通。如果本质上由源区2与漏区3之间的距离所限定的沟道长度较小，则触发电压的值较低，并且短沟道效应支配触发。如果沟道长度较长，则漏区3与沟道区4之间的PN结对于触发是必要的。在这种情况下，触发电压的值随沟道长度的增加而升高，并且因此随源漏之间的电阻的升高而升高。因此可以通过增加的沟道长度来获得典型为9V或更高的升高的触发电压。同时，作为触发的骤回之后的漏源电压的保持电压的下限能够被设置为足够高，例如典型为7V或更高。保持电压优选地被调整为远高于工作电压，以防止常规的衬底电流使晶体管接通。0027设置有衬底阱7，以在电流升高且保持电压达到预定电压上限时产生第二骤回，该预定电压上限不期望被超。
17、过。在已经触发第二骤回之后，在源区2与衬底阱7之间产生另外的电流。因此，保持电压再次下降，但是并未达到前述下限，并且因此被保持在可接受的范围内。0028根据图1的实施方式关于漏区3是对称的。另外的源区2、另外的沟道区4和另外的栅电极6分别与源区2、沟道区4和栅电极6对称地布置。如图1的剖面图中示出的源区2和另外的源区2可以是连续区域在平行于绘图平面的平面中连接的部分。同样的情况适用于沟道区4和另外的沟道区4，以及适用于栅电极6和另外的栅电极6。另外的源区2与衬底阱7之间的距离大于另外的源区2与漏区3之间的距离。对称布置可以是有利的，但不是必须的，由漏区3的一侧的源区2、沟道区4和栅电极6形成的。
18、晶体管器件可足以用于ESD保护。0029图2示出了ESD保护半导体器件的另一实施方式的剖面图。使用相同的附图标记来表示与根据图1的实施方式中的类似元件对应的元件。根据图2的该另一实施方式包括衬底阱7和另外的衬底阱13，二者都是第一导电类型。衬底阱7被布置在衬底1中，与源区2间隔一定距离并且与漏区3邻接。源区2与衬底阱7之间的距离大于源区2与漏区3之间的距离。因此，该衬底阱7与根据图1的实施方式的衬底阱7相对应，但是在根据图2的实施方式中，衬底阱7较浅，并且其与源区2之间的距离可较小。与衬底阱7相比，另外的衬底阱13较深。源区2与另外的衬底阱13之间的距离大于源区2与衬底阱7之间的距离。从漏区3。
19、到衬底阱7、以及从衬底阱7到另外的衬底阱13，掺杂浓度优选地下降，使得衬底阱7中的电导率高于另外的衬底阱13中的电导率。0030如果设置有本体阱12，则另外的衬底阱13优选地比本体阱12深，使得衬底阱7或另外的衬底阱13与本体阱12之间的相对陡的PN结不完全包围衬底阱7和另外的衬底阱13，并且有助于另外的衬底阱13与衬底1的更深区域之间的电流流动。在这种情况下，另外的衬底阱13从衬底1的表面10向下延伸第三最大距离D3，与本体阱12从表面10所延伸的第二最大距离D2相比，该第三最大距离D3较大。0031虽然对于典型地低于12V的保持电压，根据图1的实施方式可以是优选的，但是根据图2的另一实施方。
20、式对于ESD保护半导体器件在高电压范围的保持电压例如通常约为20V中的应用尤其有利。使用衬底阱7和另外的衬底阱13，可以将保持电压保持在例如变说明书CN104160509A4/5页7化不大于中间值的25的电压值之间，或优选地不大于中间值的20的电压值之间。最大电压范围的示例有14V至18V、175V至225V、以及21V至27V差异分别等于16V、20V和24V的25，或18V至22V、27V至33V、以及36V至44V差异分别等于20V、30V和40V的20。0032在ESD保护半导体器件的优选实施方式中，对于触发电压的各个值，保持电压的范围可以被保持在窄于8V，优选地窄于5V。可以根据保持。
21、电压的期望最大范围和期望的触发电压的要求来设置另外的衬底阱13。0033图3是示出了单位为安培的漏电流ID作为单位为伏特的漏源电压VDS的函数的曲线的曲线图。左侧的曲线20表示传统器件的电流电压函数。假设传统的ESD保护器件在大约75V被触发。当骤回被触发时，漏源电压VDS瞬间下降至大约为55V的最小保持电压的值。随后，漏电流ID和漏源电压VDS近似线性地上升。在漏源电压VDS为大约11V时，漏电流ID可以上升至大约8A的典型值。0034在图2的曲线图中，右侧曲线21表示本发明的实施方式的电流电压函数。可以根据预期应用的要求来设置触发电压，并且触发电压通常可以是例如大约9V或95V。曲线21示。
22、出了在大约95V触发的骤回的典型电流电压函数。当骤回被触发时，漏源电压VDS瞬间下降至大约为7V至75V的最小保持电压，对应于曲线21上所表示的第一点22。然后，漏电流ID和漏源电压VDS同时升高。当漏源电压VDS达到预定限制时，对应于曲线21上所表示的第二点23，由于衬底阱7，第二骤回被触发。第二骤回的触发电压通常可以是例如大约105V。随着第二骤回的触发，漏源电压VDS再次瞬间下降至大约9V的局部最小值，对应于曲线21上所表示的第三点24。然后，漏电流ID和漏源电压VDS再一次升高，并且达到曲线21上的第四点25，在第四点25处，漏电流ID通常为例如大约8A，漏源电压VDS通常为例如大约1。
23、1V。然后，漏源电压VDS快速下降。0035第二骤回防止漏源电压VDS上升至超过预定上限的值，使得将保持电压保持在最小电压值和电压上限之间的窄窗内。在所描述的示例中，保持电压的范围在大约7V至大约11V之间，4V的差异基本上小于传统器件中大于55V的差异。0036本发明提供了一种ESD保护半导体器件，其使得能够升高保护晶体管的触发水平和保持电压，并且在升高的电压下保持高传导水平。本发明的优点是高触发水平、低电流下的高最小保持电压、由将衬底阱切换至源区的第二骤回所限制的保持电压的升高、在第二骤回点处的更高的最小保持电压、以及在非常高的电流下的低水平的钳位电压。能够将ESD保护窗保持在传统的ESD。
24、保护器件的范围内。0037本发明能够具体地使用NMOS器件以及作为衬底阱7的N阱来实现，衬底阱7被布置为与栅极间隔一定距离，以在由N掺杂源区2、P掺杂沟道区4和N掺杂漏区3形成的晶体管结构已经接通后产生第二骤回。第一骤回的触发水平与沟道长度成比例。第一触发水平可以足够高，以实现考虑频繁发生的高达85V的电压尖峰的高过压容限，并且保持电压可以足够高，以在电路工作时防止任何损害。即使在高ESD水平下，第二骤回仍将总钳位电压保持在安全范围内，以保护并联切换的有源电路块。第一骤回的触发水平因此通常可以比在传统器件中高2V以上，并且大约8A的漏电流伴随大约11V的钳位电压，这能够与标准的ESD保护器件相。
25、比拟。双骤回提供了标准工作期间低电流水平下更高的阻抗，从而提供更高的ESD水平，以及触发状态下足够高的保持电压和在高电流的范围内的足够低的钳位说明书CN104160509A5/5页8电压。0038附图标记列表00391衬底00402源区00413漏区00424沟道区00435本体接触区00446栅电极00457衬底阱00468互连00479金属层004810表面004911隔离区005012本体阱005113另外的衬底阱005220传统器件的I/V函数的曲线图005321本发明的器件的I/V函数的曲线图005422第一点005523第二点005624第三点005725第四点0058D1第一距离0059D2第二距离0060D3第三距离说明书CN104160509A1/2页9图1图2说明书附图CN104160509A2/2页10图3说明书附图CN104160509A10。