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1、10申请公布号CN104115457A43申请公布日20141022CN104115457A21申请号201180075073122申请日20111129H04L12/815201301H04L12/84120130171申请人华为技术有限公司地址518129中国广东省深圳市龙岗区坂田华为总部办公楼72发明人所罗门里奇倪思慕丹格54发明名称时延计时设备、管理多个时延的方法及延迟多个数据包的装置57摘要本发明公开了一种对多个时延进行计时的时延计时设备1，包括时延时钟2，时延时钟2包括多个时钟存储器3、3A、3B、3C，其中，所述多个时钟存储器3、3A、3B、3C、3D与时延时钟值的多个位位置相对。
2、应；时延存储器4，用于存储所述多个时延5、5A、5B、5C、5D、5E、5I；时延逻辑单元6，用于通过将新时延5、5A、5B、5C、5D、5E、5I存储到所述时延存储器4来添加所述新时延，并通过以下方法对所述新时延5、5A、5B、5C、5D、5E、5I进行计时将所述新时延5、5A、5B、5C、5D、5E、5I耦合到与所述新时延5、5A、5B、5C、5D、5E、5I的时延值的非零最高位位置相对应的时钟存储器3、3A、3B、3C，然后根据所述新时延5、5A、5B、5C、5D、5E、5I的时延值将所述新时延耦合到与所述时延值的下一个次高位位置相对应的时钟存储器3、3A、3B、3C，并在所述新时延到期。
3、时生成时延信号19。本发明进一步公开了一种方法和装置。85PCT国际申请进入国家阶段日2014052686PCT国际申请的申请数据PCT/EP2011/0713032011112987PCT国际申请的公布数据WO2013/079097EN2013060651INTCL权利要求书4页说明书11页附图4页19中华人民共和国国家知识产权局12发明专利申请权利要求书4页说明书11页附图4页10申请公布号CN104115457ACN104115457A1/4页21一种对多个时延进行计时的时延计时设备1，其特征在于，包括时延时钟2，包括多个时钟存储器3、3A、3B、3C，其中，所述多个时钟存储器3、3A、。
4、3B、3C、3D与时延时钟值的多个位位置相对应；时延存储器4，用于存储所述多个时延5、5A、5B、5C、5D、5E、5I；时延逻辑单元6，用于通过将新时延5、5A、5B、5C、5D、5E、5I存储到所述时延存储器4来添加所述新时延，并通过以下方法对所述新时延5、5A、5B、5C、5D、5E、5I进行计时将所述新时延5、5A、5B、5C、5D、5E、5I耦合到与所述新时延5、5A、5B、5C、5D、5E、5I的时延值的非零最高位位置相对应的时钟存储器3、3A、3B、3C，然后根据所述新时延5、5A、5B、5C、5D、5E、5I的时延值将所述新时延耦合到与所述时延值的下一个次高位位置相对应的时钟存。
5、储器3、3A、3B、3C，并在所述新时延到期时生成时延信号19。2根据权利要求1所述的时延计时设备1，其特征在于每个时钟存储器3、3A、3B、3C、3D包括为所述时延计时设备1使用的数字系统中的每位提供的至少一个存储块；所述时延时钟2包括为每个时钟存储器3、3A、3B、3C提供的一个指针15A、15B、15C；所述指针15A、15B、15C用于指向存储块，所述存储块表示在指示相应时钟存储器3、3A、3B、3C的位位置的实际时延时钟值。3根据权利要求2所述的时延计时设备1，其特征在于所述时延计时器1的基本时间间隔表示与所述时延时钟2的最低位位置的一个位增量相对应的时步；所述时延时钟2包括时钟逻辑。
6、单元14；所述时钟逻辑单元14用于在每个基本时间间隔后对指向所述时延时钟2的最低位位置的指针15A、15B、15C进行增量；所述时钟逻辑单元14还用于在指向所述数字系统中最高位的存储块的指针15A、15B、15C被增量时，重设每个指针15A、15B、15C，使其指向所述数字系统中最低位的存储块，所述时钟逻辑单元14还用于同时对指向下一个更高位位置的指针15A、15B、15C进行增量，使其指向下一个存储块。4根据权利要求2或3所述的时延计时设备1，其特征在于所述时延逻辑单元6还用于通过将所述存储的新时延5、5A、5B、5C、5D、5E、5I耦合到指示所述存储的新时延5、5A、5B、5C、5D、5。
7、E、5I的时延值的非零最高位位置的时钟存储器3、3A、3B、3C，添加所述新时延5、5A、5B、5C、5D、5E、5I；所述存储的新时延5、5A、5B、5C、5D、5E、5I与所述时钟存储器3、3A、3B、3C的存储块相关联，所述存储块是在添加所述存储的新时延5、5A、5B、5C、5D、5E、5I时相应指针15A、15B、15C所指向的位置上的存储块，所述相应指针被增量，增量为所述存储的新时延5、5A、5B、5C、5D、5E、5I的时延值的非零最高位位置表示的步数加上所述存储的新时延5、5A、5B、5C、5D、5E、5I的时延值的多个次高位位置上的多个位与所述实际时延时钟值的多个次高位位置上的。
8、多个位之和的进位。5根据权利要求2至4任一项所述的时延计时设备1，其特征在于所述时延逻辑单元6用于，当指向与时延5、5A、5B、5C、5D、5E、5I瞬时关联的时权利要求书CN104115457A2/4页3钟存储器3、3A、3B、3C的指针15A、15B、15C到达与所述时延5、5A、5B、5C、5D、5E、5I相关联的所述时钟存储器3、3A、3B、3C的所述存储块时，将所述新时延5、5A、5B、5C、5D、5E、5I耦合到指示所述时延值的下一个次高位位置的时钟存储器3、3A、3B、3C；所述时延逻辑单元6还用于将所述时延5、5A、5B、5C、5D、5E、5I耦合到指示所述时延值的下一个次高位。
9、位置的时钟存储器3、3A、3B、3C的存储块，所述存储块是指耦合所述时延5、5A、5B、5C、5D、5E、5I时相应指针15A、15B、15C所指向的存储块，所述相应指针被增量，增量为所述时延5、5A、5B、5C、5D、5E、5I的时延值的下一个次高位位置表示的步数加上所述时延5、5A、5B、5C、5D、5E、5I的时延值中比所述下一个次高位位置更低的多个位位置上的多个位与所述实际时延时钟值中比所述下一个次高位位置更低的多个位位置上的多个位之和的进位。6根据权利要求2至5任一项所述的时延计时设备1，其特征在于所述时延逻辑单元6用于，当指向所述时延时钟2的最低位置的指针15A、15B、15C到达。
10、与相应时延5、5A、5B、5C、5D、5E、5I相关联的存储块时，指示所述时延5、5A、5B、5C、5D、5E、5I到期。7根据权利要求3至6任一项所述的时延计时设备1，其特征在于每个时钟存储器3、3A、3B、3C包括一个附加存储块，所述附加存储块位于指示所述数字系统的最高位的存储块之后；所述时钟逻辑单元14还用于在指向所述附加存储块的指针15A、15B、15C被增量时，重设每个指针15A、15B、15C，使其指向所述数字系统中最低位的存储块，所述时钟逻辑单元14还用于同时对指向下一个更高位位置的指针15A、15B、15C进行增量，使其指向下一个存储块；所述时延逻辑单元6用于，当将时延5、5A。
11、、5B、5C、5D、5E、5I耦合到存储块时，通过所述附加存储块补偿小于所述时延时钟2的基本时间间隔的系统时钟间隔。8根据权利要求2至7任一项所述的时延计时设备1，其特征在于与一个存储块相关联的所述多个时延5、5A、5B、5C、5D、5E、5I被组织在链表中；所述存储块包括指向所述链表中第一元素的指针和/或指向所述链表中最后一个元素的指针；时延5、5A、5B、5C、5D、5E、5I包括时延值和/或时延时间余数17以及指向所述链表中下一个时延5、5A、5B、5C、5D、5E、5I的时延指针18。9根据权利要求1至8任一项所述的时延计时设备1，其特征在于所述时延计时设备1包括可编程逻辑设备和/或处。
12、理器和/或专用集成电路和/或计算机程序产品。10一种对多个时延进行计时的方法，其特征在于，包括以下步骤提供S1权利要求1至9任一项所述的时延计时设备1；将新时延5、5A、5B、5C、5D、5E、5I存储到S2时延存储器4；将所述新时延5、5A、5B、5C、5D、5E、5I耦合到S3指示所述新时延5、5A、5B、5C、5D、5E、5I的时延值的非零最高位位置的时钟存储器3、3A、3B、3C；然后根据所述新时延5、5A、5B、5C、5D、5E、5I的时延5、5A、5B、5C、5D、5E、5I值，将所述新时延5、5A、5B、5C、5D、5E、5I耦合到S4与所述时延值的下一个次高位位置相权利要求书C。
13、N104115457A3/4页4对应的时钟存储器3、3A、3B、3C；当所述新时延5、5A、5B、5C、5D、5E、5I到期时，生成S5时延信号19。11根据权利要求10所述的方法，其特征在于，包括以下步骤为每个时钟存储器3、3A、3B、3C中所述时延计时设备1使用的数字系统中的每位提供至少一个存储块；为每个时钟存储器3、3A、3B、3C提供一个指针15A、15B、15C；使所述指针15A、15B、15C指向存储块，所述存储块表示在指示相应的时钟存储器3、3A、3B、3C的位位置的实际时延时钟值。12根据权利要求11所述的方法，其特征在于所述时延计时器的基本时间间隔表示与所述时延时钟2的最低位。
14、位置的一个位增量相对应的时步；所述方法包括以下步骤在每个基本时间间隔后对指向所述时延时钟2的最低位位置的指针15A、15B、15C进行增量；当指向所述数字系统中最高位的存储块的指针15A、15B、15C被增量时，重设每个指针15A、15B、15C，使其指向所述数字系统中最低位的存储块，同时对指向下一个更高位位置的指针15A、15B、15C进行增量，使其指向下一个存储块。13根据权利要求11或12所述的方法，其特征在于，通过以下方法添加新时延5、5A、5B、5C、5D、5E、5I将所述存储的新时延5、5A、5B、5C、5D、5E、5I耦合到指示所述存储的新时延5、5A、5B、5C、5D、5E、5。
15、I的时延值的非零最高位位置的时钟存储器3、3A、3B、3C；将所述存储的新时延5、5A、5B、5C、5D、5E、5I耦合到所述时钟存储器3、3A、3B、3C的存储块，所述存储块是在添加所述存储的新时延5、5A、5B、5C、5D、5E、5I时相应指针15A、15B、15C所指向的位置上的存储块，所述相应指针被增量，增量为所述存储的新时延5、5A、5B、5C、5D、5E、5I的时延值的非零最高位位置表示的步数加上所述存储的新时延5、5A、5B、5C、5D、5E、5I的时延值的多个次高位位置上的多个位与所述实际时延时钟值的多个次高位位置上的多个位之和的进位。14根据权利要求11至13任一项所述的方法。
16、，其特征在于当指向与时延5、5A、5B、5C、5D、5E、5I瞬时关联的时钟存储器3、3A、3B、3C的指针15A、15B、15C到达与所述时延5、5A、5B、5C、5D、5E、5I相关联的时钟存储器3、3A、3B、3C的存储块时，时延5、5A、5B、5C、5D、5E、5I与指示该时延值的下一个次高位位置的时钟存储器3、3A、3B、3C相关联；所述时延5、5A、5B、5C、5D、5E、5I与指示所述时延值的下一个次高位位置的时钟存储器3、3A、3B、3C的存储块相关联，所述存储块是指耦合所述时延5、5A、5B、5C、5D、5E、5I时相应指针15A、15B、15C所指向的存储块，所述相应指针被。
17、增量，增量为所述时延5、5A、5B、5C、5D、5E、5I的时延值的下一个次高位位置表示的步数加上所述时延5、5A、5B、5C、5D、5E、5I的时延值中比所述下一个次高位位置更低的多个位位置上的多个位与所述实际时延时钟值中比所述下一个次高位位置更低的多个位位置上的多个位之和的进位。权利要求书CN104115457A4/4页515一种延迟多个数据包的装置，其特征在于，包括权利要求1至9任一项所述的时延计时设备1；至少一个数据接口11，用于接收和传输数据包；至少一个处理单元12，用于通过所述时延计时设备1延迟接收到的数据包。权利要求书CN104115457A1/11页6时延计时设备、管理多个时延。
18、的方法及延迟多个数据包的装置技术领域0001本发明总体上涉及电子设备中的时钟或计时器，尤其是针对数据网络，更具体地涉及对多个时延APLURALITYOFDELAYS进行计时的时延计时器DELAYTIMER、管理多个时延的方法以及延迟多个数据包DELAYINGAPLURALITYOFDATAPACKETS的装置。背景技术0002现代电子设备中，时钟或定时器用于完成各种任务。例如，现代数据网络中，数据整形DATASHAPING需要时钟或计时器。数据整形需平滑流量突发，以控制和限定接收单元处的数据包队列以及执行服务提供商和客户之间的合约。0003在流量整形应用TRAFCSHAPINGAPPLICAT。
19、IONS中测量到来的流量INCOMINGTRAFC，一旦超过为数据流量定义的一定限度，便阻留或延迟到来的流量以在最小突发量下保持稳定的数据速率。这种流量整形器TRAFCSHAPER通过使用计时器对各个单一的数据包的时延进行计时，或对一个数据包流队列中的时延进行计时，管理数据包的时延。当计时器显示时延已到期时，便将相应流量从延迟的数据包队列中传输出去。0004极高带宽应用中的流量整形器可在任何给定的时间延迟数以百万计的数据包或流队列。0005将硬件计时器用于所有延迟的数据包或流队列可实现对较少时延的管理。但是，对于数以百万计的时延，计数器的数量及如触发电路FLIPFLOPS等集成电路的量THEA。
20、MOUNTOFINTEGRATEDCIRCUITRY将显著增加。这将增加能耗和设备成本，从而导致这种流量整形器经济效益不佳。0006因此，对于大量时延，已开发出对这些时延进行计时的方法，包括处理器和用于存储所述时延的数据存储器。在这种流量整形器中，时延值DELAYVALUE存储在存储器中，该时延值不断递减，直至为0。如果时延值达到0，则该时延到期，进而传输数据包或允许流队列发送流量。在这种流量整形器中，时延值每一次递减时，都需要对该存储器进行读写访问，然后进行与0相比较的操作。如果时延值的范围为0到1000，在最坏的情况下，需针对每个时延对该存储器进行1000次读写访问。这样，当用于大量数据包。
21、或流队列时，就会产生性能瓶颈。0007因此开发出用于减少管理时延而需要的计算量的方法。一种方法包括计算时延值的多个单一的位及其对应的速率COUNTINGTHESINGLEDIGITSOFADELAYVALUEWITHTHEIRCORRESPONDINGRATE。例如，值为987的时延可计数为9个百位步HUNDREDSSTEPS、8个十位步TENSSTEPS和7个个位步ONESSTEPS。这样，所需计算量减少到所述时延值的多个位的总和。但是，根据定时器的个数和数以百万计的时延的时延值范围，该处理仍可能达到较高值，从而引发性能问题。发明内容说明书CN104115457A2/11页70008本发明的。
22、目的在于提供用于有效管理多个数据包的时延的方法。0009根据本发明第一方面，本发明上述目的由对多个时延进行计时的时延计时设备来实现。所述时延计时设备包括包括多个时钟存储器ANUMBEROFCLOCKMEMORIES的时延时钟DELAYCLOCK，其中，所述多个时钟存储器与时延时钟值DELAYCLOCKVALUE的多个位位置DIGITPOSITIONS相对应；时延存储器，用于存储所述多个时延；时延逻辑单元DELAYLOGICUNIT，用于通过将新时延存储到所述时延存储器来添加所述新时延，并通过以下方法对所述新时延进行计时将所述新时延耦合到与所述新时延的时延值的非零最高位位置MOSTSIGNICA。
23、NTDIGITPOSITION相对应的时钟存储器，然后根据所述新时延的时延值将所述新时延耦合到与所述时延值的下一个次高位位置NEXTLESSSIGNICANTDIGITPOSITION相对应的时钟存储器，并在所述时延到期时生成时延信号DELAYSIGNAL。本发明提供一种时延计时器，能够对时延进行计时，且只需要经过少量计算。为了对时延进行计时，在最坏的情况下，所述时延计时器需在该单一时延上针对时延值的每一位运行一次。例如，在一个较佳实施例中，如果所述时延以个位为0的时延时钟值结束，如220，所述时延计时器只需要在所述时延上针对百位和十位运行。这样，所述时延计时器仅需在所述时延上运行两次，便可对。
24、所述时延进行计时。进一步地，本发明提供一种时延计时器，可在需要时仅通过添加或移除时钟存储器，便能适应不同的时延时钟值规格。0010在本发明第一方面提供的所述时延计时设备的第一可能实现方式中，每个时钟存储器包括为所述时延计时设备使用的数字系统中的每位EVERYDIGIT提供的至少一个存储块MEMORYBLOCK；所述时延时钟包括为每个时钟存储器提供的一个指针，所述指针用于指向存储块，所述存储块表示在指示相应的时钟存储器的位位置的实际时延时钟值ACTUALDELAYCLOCKVALUE。在相应的最优实现方式中，使用指针表示所述实际时延时钟值，则通过增加单个指针的值，便可计算出所述时延时钟值，且不需。
25、要进行复杂的计算。进一步地，本发明提供的时延计时器可使用任何适用于某个执行环境的数字系统。在最优实现方式中，如果所述时延计时器使用十进制数字系统，所述时钟存储器中需要有至少10个存储块。因此，在最优实现方式中，如果所述时延计时器使用十六进制数字系统，所述时钟存储器中需要有至少16个存储块。在最优实现方式中，对于八进制数字系统，所述时钟存储器中需要有至少8个存储块。0011在本发明第一方面提供的时延计时设备的第一可能实现方式的第二可能实现方式中，所述时延计时器的基本时间间隔BASICTIMEINTERVAL表示与所述时延时钟的最低位位置THELEASTSIGNICANTDIGITPOSITION。
26、的一个位增量ONEDIGITINCREMENT相对应的时步TIMESTEP，所述时延时钟包括时钟逻辑单元，其中，所述时钟逻辑单元用于在每个基本时间间隔后对指向所述时延时钟的最低位位置的指针进行增量，所述时钟逻辑单元还用于在指向所述数字系统中最高位THEHIGHESTDIGIT的存储块的指针被增量时，重设每个指针，使其指向所述数字系统中最低位的存储块，所述时钟逻辑单元还用于同时对指向下一个更高位位置THENEXTMORESIGNICANTDIGITPOSITION的指针进行增量，使其指向下一个存储块，从而提供一种可以通过很少计算量进行管理的时延时钟。仅对指针进行“1”的操作，便可更新实际时延时钟。
27、值，而且使用简单的“IF”从句，便可检查是否需要重设指针，无需进行复杂的运算。0012在本发明第一方面提供的时延计时设备的第一或第二实现方式的第三可能实现说明书CN104115457A3/11页8方式中，所述时延逻辑单元进一步用于通过将存储的新时延耦合到指示所述存储新时延的时延值的非零最高位位置的时钟存储器，添加所述新时延，其中，所述存储的新时延与所述时钟存储器的存储块相关联，所述存储块是在添加所述存储的新时延时相应指针所指向的位置上的存储块，所述相应指针被增量，增量为所述存储的新时延的时延值的非零最高位位置表示的步数加上所述存储的新时延的时延值的多个次高位位置上的多个位与所述实际时延时钟值的。
28、多个次高位位置上的多个位之和的进位CARRYOVER。通过将新时延与相应时钟存储器的存储块相关联，可提供一种管理时延的有效方式。识别是否必须在特定的时延时钟周期再次对所述时延进行处理时，不需要将所有时延都与所述实际时延时钟值进行比较，只需要处理与所述时钟存储器的指针实际指向的时钟存储器的存储块相关联的时延。0013在本发明第一方面提供的时延计时设备的第一、第二或第三实现方式的第四可能实现方式中，所述时延逻辑单元用于，当指向与时延瞬时关联的时钟存储器的指针到达与所述时延相关联的所述时钟存储器的所述存储块时，将所述时延耦合到指示所述时延值的下一个次高位的时钟存储器；所述时延逻辑单元还用于将所述时延。
29、耦合到指示所述时延值的下一个次高位的时钟存储器的存储块，所述存储块是指耦合所述时延时相应指针所指向的存储块，所述相应指针被增量，增量为所述时延的时延值的下一个次高位位置表示的步数加上所述时延的时延值中比所述下一个次高位位置更低的多个位位置上的多个位与所述实际时延时钟值中比所述下一个次高位位置更低的多个位位置上的多个位之和的进位，这样，提供了有效的方法，用于在时钟存储器的指针指向时延耦合到的存储块时对所述时延进行处理。0014在本发明第一方面提供的时延计时设备的第一至第四任一种实现方式的第五可能实现方式中，所述时延逻辑单元用于，在指向所述时延时钟的最低位位置的指针到达与相应时延相关联的存储块时，。
30、指示所述时延到期。0015在本发明第一方面提供的时延计时设备的第二至第六任一种实现方式的第六可能实现方式中，每个时钟存储器包括一个附加存储块，所述附加存储块位于指示所述数字系统的最高位的存储块之后；所述时钟逻辑单元还用于在指向所述附加存储块的指针被增量时，重设每个指针，使其指向所述数字系统中最低位的存储块；所述时钟逻辑单元还用于同时对指向下一个更高位位置的指针进行增量，使其指向下一个存储块；所述时延逻辑单元还用于，在将时延耦合到存储块时，通过所述附加存储块补偿小于所述时延时钟的基本时间间隔的系统时间间隔SYSTEMCLOCKINTERVALS。这样，提供了方法，用于补偿比嵌入了所述时延计时器的。
31、集成电路的一个时钟周期持续更长时间的基本时间间隔。0016在本发明第一方面提供的时延计时设备的第一至第六任一种实现方式的第七可能实现方式中，与一个存储块相关联的所述多个时延被组织在链表中，所述存储块包括指向所述链表中第一元素的指针和/或指向所述链表中最后一个元素的指针，时延包括时延时间值DELAYTIMEVALUE和/或时延时间余数DELAYTIMEREMAINDER以及指向所述链表中下一个时延NEXTDELAY的时延指针DELAYPOINTER。链表可用于管理对象列表，即对时延进行有效地管理，将时延从所述链表中移除或添加到所述链表中。0017在本发明第一方面提供的时延计时设备的第一至第七任一。
32、种实现方式的第八可能实现方式中，所述时延计时设备包括可编程逻辑设备和/或处理器和/或专用集成电路说明书CN104115457A4/11页9和/或计算机程序产品。通过提供不同电子装置形式的时延计时器，所述时延计时器可适用于各种不同的使用场景。0018根据本发明第二方面，本发明上述目的也可由一种对多个时延进行计时的方法实现，所述方法包括以下步骤0019根据本发明第一方面或本发明第一方面提供的时延计时设备的第一至第八任一种实现方式，提供时延计时设备；0020将时延存储到时延存储器；0021将所述新时延耦合到指示所述新时延的时延值的非零最高位位置的时钟存储器；然后根据所述新时延的时延值，将所述新时延耦。
33、合到与所述时延值的下一个次高位位置相对应的时钟存储器；当所述新时延到期时，生成时延信号。0022在本发明第二方面提供的对多个时延进行计时的方法的第一实现方式中，所述方法包括以下步骤0023为时钟存储器中所述时延计时设备使用的数字系统中的每位提供至少一个存储块；0024为每个时钟存储器提供一个指针；0025使所述指针指向存储块，所述存储块表示在指示相应的时钟存储器的位位置的实际时延时钟值。0026在本发明第二方面提供的对多个时延进行计时的方法的第一实现方式的第二实现方式中，所述时延计时器的基本时间间隔表示与所述时延时钟的最低位位置的一个位增量相对应的时步，且所述方法包括以下步骤0027在每个基本。
34、时间间隔后对指向所述时延时钟的最低位位置的指针进行增量；0028当指向所述数字系统中最高位的存储块的指针被增量时，重设每个指针，使其指向所述数字系统中最低位的存储块，同时进一步对指向下一个更高位位置的指针进行增量，使其指向下一个存储块。0029在本发明第二方面提供的对多个时延进行计时的方法的第一或第二实现方式的第三实现方式中，可通过以下方法添加新时延将所述存储的新时延耦合到指示所述存储的新时延的时延值的非零最高位位置的时钟存储器；将所述存储的新时延耦合到所述时钟存储器的存储块，所述存储块是在添加所述存储的新时延时相应指针所指向的位置上的存储块，所述相应指针被增量，增量为所述存储的新时延的时延值。
35、的非零最高位位置表示的步数加上所述存储的新时延的时延值的多个次高位位置上的多个位与所述实际时延时钟值的多个次高位位置上的多个位之和的进位。0030在本发明第二方面提供的对多个时延进行计时的方法的第一、第二或第三实现方式的第四实现方式中，当指向与时延瞬时关联的时钟存储器的指针到达与所述时延相关联的所述时钟存储器的存储块时，时延与指示该时延值的下一个次高位位置的时钟存储器相关联；所述时延与所述指示所述时延值的下一个次高位的时钟存储器的存储块相关联，所述存储块是指耦合所述时延时相应指针所指向的存储块，所述相应指针被增量，增量为所述时延的时延值的下一个次高位位置表示的步数加上所述时延的时延值中比所述下。
36、一个次高位位置更低的多个位位置上的多个位与所述实际时延时钟值中比所述下一个次高位位置更低的多个位位置上的多个位之和的进位。说明书CN104115457A5/11页100031在本发明第二方面提供的对多个时延进行计时的方法的第一至第四任一种实现方式的第五实现方式中，当指向所述时延时钟的最低位位置的指针到达与相应时延相关联的存储块时，指示所述时延到期。0032在本发明第二方面提供的对多个时延进行计时的方法的第一至第五任一种实现方式的第六实现方式中，所述方法包括以下步骤0033在每个时钟存储器中提供一个附加存储块，所述附加存储块位于指示所述数字系统的最高位的存储块之后；0034当指向所述附加存储块的。
37、指针被增量时，重设每个指针，使其指向所述数字系统中最低位的存储块，同时对指向下一个更高位位置的指针进行增量，使其指向下一个存储块；0035将时延耦合到存储块时，通过所述附加存储块补偿小于所述时延时钟的基本时间间隔的系统时钟间隔。0036在本发明第二方面提供的对多个时延进行计时的方法的第一至第六任一种实现方式的第七实现方式中，所述方法包括以下步骤0037与一个存储块相关联的所述多个时延被组织在链表中；0038提供指向所述链表中第一元素的指针和/或指向所述链表中最后一个元素的指针；0039在每个时延中提供时延时间值和/或时延时间余数以及指向所述链表中下一个时延的时延指针。0040根据本发明第三方面。
38、，本发明上述目的也可由一种延迟多个数据包的装置实现，所述装置包括如本发明第一方面提供的第一至第八任一种实现方式所述的至少一个时延计时设备，至少一个数据接口，所述数据接口用于接收和传输数据包，以及至少一个处理单元，所述处理单元用于通过所述时延计时设备延迟接收到的数据包。本发明提供的装置能够通过本发明提供的时延计时器处理数字数据。因此，本发明提供的装置能够有效延迟数字数据，例如，在数据网络中高效进行流量整形。0041在本发明第三方面提供的对多个时延进行计时的装置的第一可能实现方式中，所述装置包括网桥NETWORKBRIDGE。0042在本发明第三方面提供的对多个时延进行计时的装置的第一可能实现方式。
39、中，所述装置包括网络交换机NETWORKSWITCH。0043在本发明第三方面提供的对多个时延进行计时的装置的第一可能实现方式中，所述装置包括网络路由器NETWORKROUTER。0044上述技术可以通过硬件、软件、固件或它们的结合实现。通过软件实现时，所述技术可部分由包括程序代码的计算机可读介质来实现，所述程序代码包含在需要执行时执行此处描述的一种或多种方法的指令。附图说明0045下面结合附图描述本发明提供的对多个时延进行计时的时延计时设备、对多个时延进行计时的方法和延迟多个数据包的装置的实现方式。0046图1示出了本发明第一方面提供的时延计时设备的第一可能实现方式的框图；说明书CN1041。
40、15457A106/11页110047图2示出了本发明第二方面提供的对多个时延进行计时的方法的一种可能实现方式的流程图；0048图3示出了本发明第三方面提供的延迟多个数据包的装置的一种可能实现方式的框图；0049图4示出了根据本发明第一方面中所述时延计时设备的第八实现方式提供的时延计时设备的第二可能实现方式的框图；0050图5示出了连续三个时间点上四个时钟存储器的状态的框图；0051图6示出了时钟存储器和链表的框图。具体实施方式0052图1示出了本发明第一方面提供的时延计时设备1的第一可能实现方式的框图。0053图1所示的时延计时设备1包括时延时钟2。所述时延时钟2包括时钟存储器3。图1明确示。
41、出表示时钟存储器3的块3，并通过多个点示出其他可能的时钟存储器3A、3B和3C。所述时延时钟2包括为时延时钟值的每位提供的一个时钟存储器3、3A、3B、3C或3D。如本说明书所指，所述时延时钟值并不是实际时延时钟值，而是所述时延时钟用于计数的最大值。例如，如果所述时延时钟值包括四位，可使所述时延时钟从时延时钟值0000计数到时延时钟值9999，则所述时延时钟包括对应于所述时延时钟值的千位的第一时钟存储器、对应于所述时延时钟值的百位的第二时钟存储器、对应于所述时延时钟值的十位的第三时钟存储器和对应于所述时延时钟值的个位的第四时钟存储器。相反，所述实际时延时钟值是特定时间点上时延时钟的瞬间时延时钟。
42、值。0054所述时延计时设备1还包括时延存储器4，所述时延存储器4包括已存储的时延55E和5I。进一步，图1通过三个点示出可能的时延55E和5I。所述时延时钟2和所述时延存储器4均被耦合到时延逻辑单元6，所述时延逻辑单元6用于将新时延55E和5I存储到所述时延存储器4中，并将所述新时延55E和5I耦合到相应的时钟存储器3、3A、3B、3C和3D。0055在图1所示的时延计时设备1的第一实现方式的第一可能实施例中，所述时延计时设备1由一种计算机程序产品来实现，所述计算机程序产品用于根据图1所示的时延计时设备1的第一实现方式提供所述时延计时设备1的功能。在这种实施例中，所述时钟存储器3、3A、3B。
43、、3C和3D以及所述时延存储器4可包含在如运行WINDOWS或LINUX等操作系统的个人计算机等装置的主存储器或RAM存储器中。所述时延逻辑单元的功能被嵌入到所述个人计算机执行的可执行计算机指令中。0056在图1所示的时延计时设备1的第一实现方式的第二可能实施例中，所述时延计时设备由一种专用集成电路来实现，所述专用集成电路用于根据图1所示的时延计时设备1的第一实现方式提供所述时延计时设备的功能。在这种实施例中，所述时钟存储器3、3A、3B、3C和3D以及所述时延存储器4可包含在如直接耦合到所述时延时钟逻辑6的DRAM存储设备中，所述时延时钟逻辑6直接包含在嵌入到所述专用集成电路的集成逻辑电路中。
44、。0057在图1所示的时延计时设备1的第一实现方式的第三可能实施例中，所述时延逻辑单元6用于分析新时延，如时延55E和5I中的一个，以识别出所述新时延的时延值中的非零最高位，其中，所述时延逻辑单元6从所述时延值中序数为0的最低位开始计数。说明书CN104115457A117/11页120058例如，如果所述时延计时设备使用4个十进制位计数所述时延时间，若新时延的时延值为985，则所述时延值的非零最高位为第二位，即十进制数字“9”。所述时延逻辑单元6识别出所述时延值的非零最高位的位置后，会将所述新时延与所述第二时钟存储器相关联，其中，所述第二时钟存储器与所述时延时钟值的第二位相关联。0059图2。
45、示出了本发明第二方面提供的对多个时延进行计时的方法的一种可能实现方式的流程图。0060在第一步骤S1中，提供时延计时设备1。所述时延计时设备1根据本发明第一方面中第一至第八任一种实现方式来实现。0061在第二步骤S2中，将新时延5存储到时延存储器4。0062在第三步骤S3中，将所述新时延耦合到时钟存储器，所述时钟存储器指示所述新时延的时延值的非零最高位位置。0063进一步地，在第四步骤S4中，根据所述新时延的时延值将所述时延耦合到与所述时延值的下一个次高位位置相对应的时钟存储器。0064最后，在第五步骤S5中，当所述新时延到期时，生成时延信号。0065图3示出了本发明第三方面提供的延迟多个数据。
46、包的装置10的一种可能实现方式的框图。0066图3中的装置10包括根据本发明第一方面中第一至第八任一种实现方式提供的时延计时设备1。所述装置10还包括数据接口11。所述时延计时设备1和所述数据接口11均被耦合到处理单元12，所述处理单元12用于通过所述时延计时设备1延迟通过所述数据接口11接收到的数据包。0067在图3所示的本发明第三方面提供的装置10的第一可能实施例中，所述装置10包含在嵌入式计算机中。在这种实施例中，所述时延计时设备1包含在由所述嵌入式计算机的操作系统执行的计算机程序产品中。0068在图3所示的本发明第三方面提供的装置10的第二可能实施例中，所述装置包括网桥，所述数据接口1。
47、1包括以太网接口。0069在图3所示的本发明第三方面提供的装置10的第三可能实施例中，所述装置包括网络交换机。0070在第四可能实施例中，图3所示的本发明第三方面提供的装置10包括网络路由器。0071在图3所示的本发明第三方面提供的装置10的第五可能实施例中，所述数据接口11包括令牌环接口11、FDDI接口11、无线接口11或它们的组合。0072在图3所示的本发明第三方面提供的装置10的第六可能实施例中，所述装置10可作为如计算机程序产品被嵌入到网络服务器中。0073图4示出了根据本发明第一方面中所述时延计时设备的第八实现方式提供的时延计时设备1的第二可能实现方式的框图。0074不同于图1中的。
48、时延计时设备1，在图4中的时延计时设备1中，所述时延时钟2包括3A、3B和3C三个时钟存储器，每个时钟存储器具有11个存储块13I，前10个存储块中的每个存储块13I对应十进制数字09中的一个数字，第11个存储块13I是附加存储块。所述第一时钟存储器3A对应十进制数值的百位。所述第二时钟存储器3B对应十进说明书CN104115457A128/11页13制数值的十位。最后，所述第三时钟存储器3C对应十进制数值的个位。0075所述时延时钟2还包括时钟逻辑单元14与15A、15B和15C三个指针。所述第一指针15A指向所述第一时钟存储器3A的第一存储块13I，其中，所述第一时钟存储器3A对应实际时延。
49、时钟值的百位，所述第一存储块13I对应十进制数字0。所述第二指针15B指向所述第二时钟存储器3B的第十存储块13I，其中，所述第二时钟存储器3B对应所述实际时延时钟值的十位，所述第十存储块13I对应十进制数字9。最后，所述第三指针15C指向所述第三时钟存储器3C的第三存储块13I，其中，所述第三时钟存储器3C对应所述实际时延时钟值的个位，所述第三存储块13I对应十进制数字2。在此星座图中，所述指针15A15C描绘了实际时延时钟值92。0076在这种实施例中，可如下表示实际时延时钟值386所述第一指针15A指向所述第一时钟存储器3A的、对应十进制数字3的第四存储块13I；所述第二指针15B指向所述第二时钟存储器3B的、对应十进制数字8的第九存储块13I；所述第三指针15C指向所述第三时钟存储器3C的、对应十进制数字6的第七存储块13I。0077图4所示的时延计时设备1与图1所示的时延计时设备1之间的不同之处还在于所述时延存储器4包括多个链表。根据本发明的一个实施例，每个包含时延55E和5I的存储块13I与一个链表相关联，其中，当与包含存储块13I的时钟存储器3、3A、3B和3C相对应的指针被增量到指向所述存储块13I时，需要关注所述时延55E和5I。因此，链表16A和16B并不是与每个存储块都有关联。在另一实施例中，如链表16A和16B中的一个单一链表。