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1、10申请公布号CN104124257A43申请公布日20141029CN104124257A21申请号201310674314522申请日20131211102013004609020130425KRH01L27/24200601H01L45/0020060171申请人爱思开海力士有限公司地址韩国京畿道72发明人朴南均74专利代理机构北京弘权知识产权代理事务所普通合伙11363代理人俞波毋二省54发明名称三维可变电阻存储器件及其制造方法57摘要一种可变电阻存储器件，包括多个单元栅电极，以第一方向延伸，其中所述单元栅电极以第二方向层叠，第二方向实质垂直于第一方向。栅绝缘层，围绕所述多个单元栅电极。
2、的各单元栅电极，以及单元漏极区，形成于所述单元栅电极的各单元栅电极的两测上。沟道区，沿着所述单元栅电极的层叠以第二方向延伸，以及可变电阻层，接触沟道层。30优先权数据51INTCL权利要求书2页说明书8页附图11页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书8页附图11页10申请公布号CN104124257ACN104124257A1/2页21一种可变电阻存储器件，包括半导体衬底；公共源极区，其形成在所述半导体层上；沟道层，其实质垂直于所述半导体衬底的表面而形成，所述沟道层被选择性地连接至所述公共源极区；多个单元栅电极，所述多个单元栅电极沿着所述沟道层的一侧而形成；栅绝。
3、缘层，其围绕所述多个单元栅电极的各单元栅电极而形成；单元漏极区，其位于所述多个单元栅电极的各单元栅电极之间；可变电阻层，其沿着所述沟道层的另一侧而形成；以及位线，其电连接至所述沟道层与所述可变电阻层。2如权利要求1所述的可变电阻存储器件，还包括串选择开关，其位于所述半导体衬底与所述沟道层之间，所述串选择开关被配置以选择性地连接所述公共源极区与所述沟道层。3如权利要求2所述的可变电阻存储器件，其中所述串选择开关包括沟道柱体，其形成在所述公共源极区上；漏极区，其形成在所述沟道柱体的上部分中；栅电极，其围绕所述沟道柱体；以及栅绝缘层，其位于所述沟道柱体与所述栅极之间。4如权利要求3所述的可变电阻存储。
4、器件，还包括形成在所述漏极区上的欧姆层。5如权利要求1所述的可变电阻存储器件，其中所述沟道层具有的导电类型与所述漏极区的导电类型相反。6如权利要求1所述的可变电阻存储器件，其中所述沟道层具有实质上圆柱形状，且所述可变电阻层形成在所述沟道层的表面上。7如权利要求1所述的可变电阻存储器件，其中所述多个单元栅电极与所述单元漏极区以平行所述半导体衬底的表面的方向延伸，且所述单元漏极区交迭于所述多个单元栅电极。8如权利要求1所述的可变电阻存储器件，其中所述可变电阻层包括PR1XCAXMNO3PCMO层、硫族化合物层、磁层、磁化反转器件层或聚合物层。9如权利要求1所述的可变电阻存储器件，其中所述沟道层仅设。
5、置在面对所述多个单元栅电极的各单元栅电极的区域。10一种制造可变电阻存储器件的方法，所述方法包括以下步骤在半导体衬底上形成公共源极区；在所述公共源极区上形成选择开关；在所述选择开关之上，通过将具有第一刻蚀选择性的多个第一层间绝缘层与具有第二刻蚀选择性的多个第二层间绝缘层交替层叠来在所述半导体衬底上形成绝缘结构，所述第二刻蚀选择性不同于所述第一刻蚀选择性；在所述绝缘结构中形成通孔以暴露所述串选择开关；通过去除所述多个第一层间绝缘层的透过所述通孔而暴露的部分来形成空间部分；在各空间部分中形成单元漏极区；权利要求书CN104124257A2/2页3在各通孔中，沿着限定各通孔的表面形成沟道层；选择性地。
6、去除所述多个第二绝缘层来形成多个开口；在所述多个开口的各开口中形成栅绝缘层；在所述多个开口的各开口中形成单元栅电极，使得各单元栅电极被栅绝缘层围绕；在所述沟道层的表面上形成可变电阻层；在所述通孔中形成绝缘层；以及形成位线，以电连接至所述沟道层与所述可变电阻层。权利要求书CN104124257A1/8页4三维可变电阻存储器件及其制造方法0001相关申请的交叉引用0002本申请要求2013年4月25日提交的申请号为1020130046090的韩国专利申请的优先权，其全部内容通过引用合并于此。技术领域0003本发明涉及一种可变电阻存储器件、一种制造可变电阻存储器件的方法、以及一种操作可变电阻存储器件。
7、的方法。背景技术0004近来，使用电阻材料的电阻式存储器件已被提议，且已经提议该电阻存储器件可以包括相变随机存取存储器PHASECHANGERANDOMACCESSMEMORIES,PCRAMS、电阻随机存取存储器RESISTANCERANDOMACCESSMEMORIES,RERAMS或磁阻随机存取存储器MAGENTORESISTIVERANDOMACCESSMEMORIES,MRAMS。0005电阻式存储器件可以包括开关器件和电阻器件，且可以根据电阻器件的状态来储存数据“0”或数据“1”。0006甚至在电阻式存储器件中，首选要改善集成密度，并且在有限的区域中集成尽可能多的存储器单元。000。
8、7近来，可变电阻存储器件亦配置为三维结构，但是急需稳定层叠多个具有较小临界尺寸CRITICALDIMENSION,CD的存储器单元的方法。发明内容0008一示例性可变电阻存储器件。该可变电阻存储器件可以包括半导体衬底；公共源极区，形成于半导体层上；沟道层，实质垂直于半导体衬底的表面而形成，沟道层被选择性地连接至公共源极区；多个单元栅电极，沿着沟道层的侧而形成；栅绝缘层，围绕所述多个单元栅电极的各单元栅电极而形成；单元漏极区，位于所述多个单元栅电极的各单元栅电极之间；可变电阻层，沿着沟道层的另一侧而形成；以及位线，电连接至沟道层与可变电阻层。0009制造可变电阻存储器件的一示例性方法。方法可以包。
9、括以下步骤在半导体衬底上形成公共源极线；在公共源极区上形成选择开关；在所述选择开关之上，通过将多个具有第一刻蚀选择性的第一层间绝缘层与多个具有第二刻蚀选择性的第二层间绝缘层交替层叠来在半导体衬底上形成绝缘结构，所述第二刻蚀选择性不同于所述第一刻蚀选择性；在绝缘结构中形成通孔以暴露所述串选择开关；通过去除所述多个第一层间绝缘层的透过通孔而暴露的部分来形成空间部分；在各空间部分中形成单元漏极区；在各通孔中，沿着限定各通孔的表面形成沟道层；选择性地去除所述多个第二绝缘层来形成多个开口；在所述多个开口的各开口中形成栅绝缘层；在所述多个开口的各开口中形成单元栅电极，使得各单元栅电极被栅绝缘层围绕；在沟道。
10、层的表面上形成可变电阻层；于通孔中形成绝缘说明书CN104124257A2/8页5层；以及形成位线，以电连接至沟道层与可变电阻层。0010一示例性可变电阻存储器件可以包括以第一方向延伸的多个单元栅电极，其中所述多个单元栅电极以第二方向层叠，第二方向实质垂直于第一方向；栅绝缘层，围绕所述多个单元栅电极的各单元栅电极；单元漏极区，形成于所述多个单元栅电极的各单元栅电极的两侧；沟道层，沿着所述多个单元栅电极的层叠以第二方向延伸；以及可变电阻层，接触沟道层。0011操作一示例性可变电阻存储器件的方法，该可变电阻存储器件可以包括具有以第一方向延伸的多个单元栅电极的多个存储器单元，其中所述单元栅电极以实质。
11、垂直于第一方向的第二方向层叠；栅绝缘层围绕所述多个单元栅电极的各单元栅电极；单元漏极区形成于所述多个单元栅电极的各单元栅电极的两侧；沟道层沿着所述多个单元电极的层叠以第二方向延伸；以及接触沟道层的可变电阻层，其中可变电阻存储器件与选择开关接触，方法包括以下步骤经由选择开关来选择所述多个存储器单元的存储器单元；使来自位线的电流通过选中的存储器单元的可变电阻器，来对所述选中的存储器单元执行操作；以及使电流通过所述沟道层的与未选中的存储器单元关联的部分。0012上述与其他特征、方面和示例性实施将说明于以下的“具体实施方式”中。附图说明0013本说明书的主题的上述及其他方面、特征及其他优点，将配合所附。
12、附图而详细说明如下，进而更清楚地被了解，其中0014图1为说明一示例性可变电阻存储器件的电路图。0015图2为说明一示例性可变电阻器的电路图。0016图3为说明可变电阻存储器件的驱动方法的示意图。0017图4至图10为依序地说明制造可变电阻存储器件的一示例性方法的横截面图。0018图11为说明可变电阻存储器件一示例性开关器件的放大图。0019图12和图13为说明示例性可变电阻存储器件的横截面图。具体实施方式0020在下文中，示例性实施将参考所附附图而被更详细说明。0021此处所述的示例性实施参照是示例性实施的示意图以及中间结构的横截面图。因此，可以想到缘于例如制造技术和/或公差的示图形状差异。。
13、因此，示例性的实施不应被限制为此处所示的区域的特定形状，而可以是包括例如缘于制造的形状偏差。在附图中，为求清楚，长度和尺寸可以被夸大。在说明书中，附图标记直接对应于本发明的各种附图与各种实施中相同编号的部分。应轻易了解的是，本发明的“在上”和“在之上”的意义应以最广义的方式解释。例如“在上”不仅指“直接在某物上”，也指其间具有一或多个中间特征或一或多层地在某物之上。而“在之上”不仅指“直接在某物顶部”，也指其间具有一或多个中间特征或一或多个层地在某物顶部。0022参见图1，一示例性可变电阻存储器件10包括串联连接的多个存储器单元MC1,MC2,MC3,MC4。0023串联连接的所述存储器单元M。
14、C1,MC2,MC3,MC4可以被连接在位线BL与公共源极说明书CN104124257A3/8页6线CS之间。也就是说，多个存储器单元MC1,MC2,MC3,MC4可以通过依序地层叠所述存储器单元MC1,MC2,MC3,MC4在半导体衬底上而被实施图未示。在示例性的实施中，串联连接的一组层叠的存储器单元MC1,MC2,MC3,MC4可以被称为列串SS1和SS2。多个列串可以被连接至位线BL。0024多个存储器单元MC1,MC2,MC3,MC4每个可以包括开关器件SW1,SW2,SW3,SW4和可变电阻器R1,R2,R3,R4。开关器件SW1,SW2,SW3,SW4和可变电阻器R1,R2,R3,。
15、R4可以彼此并联。0025MOS晶体管、二极管、双极性晶体管或碰撞电离MOSIMPACTIONIZATIONMOS,IMOS晶体管可以被用作所述开关器件SW1,SW2,SW3,SW4。所述可变电阻器R1,R2,R3,R4可以包括各种材料，例如若该可变电阻器为电阻随机存取存储器则为PR1XCAXMNO3PCMO层；若该可变电阻器为相变随机存取存储器则为硫族化合物层；若该可变电阻器为磁阻随机存取存储器则为磁层；若可变电阻器为自旋转移力矩磁阻随机存取存储器SPINTRANSFERTORQUEMAGNETORESISTIVERAM,STTMRAM则为磁化反转器件层；或若可变电阻器为聚合物随机存取存储器。
16、POLYMERRAM,PORAM则为聚合物层。0026列开关阵列15可以被连接在所述列串SS1和SS2与公共源极线CS之间。列开关阵列15可以包括多个串选择开关SSW1和SSW2。各串选择开关SSW1和SSW2可以被连接至相对应的列串SS1或SS2。响应于相对应的选择信号A1或A2，各串选择开关SSW1或SSW2选择性地连接相对应的列串SS1或SS2至公共源极线CS。0027图2说明列开关阵列15、所述列串SS1和SS2以及位线BL的替代布局。0028在下文中，将说明对该示例性可变电阻存储器件的驱动。举例来说，将说明自第一列串SS1的第三存储器单元MC3读取数据和将数据写入至第一列串SS1的第。
17、三存储器单元MC3的过程。0029参见图3，高电压施加至第一串选择开关SSW1的栅极A1来选择第一列串SS1。0030为了将数据写入至第三存储器单元MC3，第三存储器单元MC3的开关器件SW3被关断，且第一存储器单元MC1的第一开关器件SW1、第二存储器单元MC2的第二开关器件SW2以及第四存储器单元MC4的第四开关器件SW4被导通。0031因此，第四存储器单元MC4中的第四开关器件SW4、第二存储器单元MC2中的第二开关器件SW2以及第一存储器单元MC1中的第一开关器件SW1被导通来形成电流路径，该电流路径形成于第四开关器件SW4、第二开关器件SW2以及第一开关器件SW1中。第三存储器单元M。
18、C3的第三开关器件SW3被关断，且电流路径形成于第三可变电阻器R3。0032因此，自位线BL提供的写入电流IW通过第四开关器件SW4、第三可变电阻器R3、第二开关器件SW2以及第一开关器件SW1而流动至公共源极线CS。因此，数据可以写入至第三存储器单元MC3。0033可以与上述的写入操作实质相同的方式来进行第三存储器单元MC3的读取操作，除了读取电流IR不是写入电流IW自位线BL提供外。读取电流IR通过相对应的电流路径而到达接地的公共源极线CS。写入于可变电阻器R3的数据可以通过使用读取电路图未示测量到达公共源极线CS的电流值而被检测。同时，读取电流IR具有不会影响该可变电阻器R3的结晶状态的。
19、水平，并且其水平相比于写入电流IW可以具有较低的值。0034在下文中，制造一示例性可变电阻存储器件的一示例性方法将参照图4至图10而说明书CN104124257A4/8页7被说明。0035参见图4，公共源极区105形成于半导体衬底100上。在图4中，X区域指可变电阻存储器件沿平行于稍后形成的位线的方向截取的部分，且Y区域指可变电阻存储器装垂直于所述位线的方向截取的部分。例如，公共源极区105可以由杂质区或导电层配置而成。公共源极区105的导电类型可以根据所述串选择开关SSW1和SSW2的导电类型而确定。例如，若所述串选择开关SSW1和SSW2为MOS晶体管，则公共源极区105可以为N型杂质区域。
20、或掺杂有N型杂质的多晶硅层。0036具有一定厚度的导电层可以被形成在公共源极区105上，然后图案化以形成多个柱体110，所述多个柱体110将会形成串选择开关SSW1和SSW2的沟道。柱体110可以包括半导体层，例如多晶硅层。漏极区115可以使用具有与公共源极区105的杂质相同导电类型的杂质而形成在各柱体110的上部分中。0037栅绝缘层120可以被形成在形成有柱体110的半导体衬底100上。栅极125可以被形成以围绕各柱体110。栅绝缘层120可以通过氧化包括所述柱体110的半导体衬底100、或者通过在包括所述柱体110的半导体衬底100上沉积氧化层而被形成。栅极125可以形成至对应于沟道形成。
21、区域位于漏极区与公共源极区之间的区域的高度或厚度。因此，具有垂直结构的串选择开关SSW1和SSW2被完成。0038绝缘层130可以被形成来覆盖形成有串选择开关SSW1和SSW2的半导体衬底100。绝缘层130可以具有足以掩埋所述串选择开关SSW1和SSW2的厚度。绝缘层130可以被平坦化以暴露漏极区115。欧姆层135可以经由传统工艺被形成于暴露的漏极区115中。例如，欧姆层135可以为硅化物。0039参见图5，第一层间绝缘层140A,140B,140C,140D,140E和第二层间绝缘层145A,145B,145C,145D交替形成在绝缘层130上以形成绝缘结构。举例来说，第一层间绝缘层14。
22、0E可以位于绝缘结构的最上层。所述第一层间绝缘层140A,140B,140C,140D,140E的刻蚀选择性可以不同于所述第二层间绝缘层145A,145B,145C,145D的刻蚀选择性。0040如图6所示，绝缘结构的一定部分CERTAINPORTION被刻蚀来形成暴露欧姆层135的通孔150。例如，第一层间绝缘层140A,140B,140C,140D,140E的透过通孔150而暴露出的一定部分可以通过例如湿刻蚀方法而被去除。因此，已刻蚀的第一层间绝缘层140A,140B,140C,140D,140E比第二层间绝缘层145A,145B,145C,145D狭窄。0041开关器件SW1,SW2,S。
23、W3,SW4的漏极区155形成于去除了所述第一层间绝缘层140A,140B,140C,140D,140E的空间中。因此，开关器件的漏极区透过通孔150的侧壁而暴露。0042例如，漏极区155可以包括半导体层，例如硅SI层、砷化镓GAAS层、或杂掺杂的多晶硅层；或者金属层，例如钨W、铜CU、氮化钛TIN、氮化钽TAN、氮化钨WN、氮化钼MON、氮化铌NBN、钛硅氮化物TISIN、钛铝氮化物TIALN、钛硼氮化物TIBN、锆硅氮化物ZRSIN、钨硅氮化物WSIN、钨硼氮化物WBN、锆铝氮化物ZRALN、钼硅氮化物MOSIN、钼铝氮化物MOALN、钽氮化硅TASIN、钽氮化铝TAALN、钛TI、钼M。
24、O、钽TA、硅化钛TISI、硅化钽TASI、钨钛TIW、钛氮氧化物TION、钛氮氧化铝TIALON、氮氧化钨WON、或氮氧化钽TAON。0043参见图7，沟道层160沿着限定通孔150的表面而形成。沟道层160可以包括导电说明书CN104124257A5/8页8的半导体层，例如杂质掺杂的半导体层。沟道层160可以具有与漏极区155的导电类型相反的导电类型。第一掩埋绝缘层165形成于通孔150中覆盖沟道层160。同时，第一掩埋绝缘层165可以被设置成当第一分离孔和第二分离孔形成时，提供以防止失去沟道层160。0044参见图8，用于节点分离的第一分离孔H1形成于通孔150之间的空间中，以分离相邻的。
25、节点。第一分离孔H1可以被形成位于第一串选择开关SSW1与第二串选择开关SSW2间的绝缘结构中。透过第一分离孔H1而暴露的第二层间绝缘层145A,145B,145C,145D被去除以形成第二分离孔H2。由于所述第一层间绝缘层140A,140B,140C,140D,140E具有与所述第二层间绝缘层145A,145B,145C,145D的刻蚀选择性不同的刻蚀选择性，所以只有所述第二层间绝缘层145A,145B,145C,145D可以被选择性地去除。因此，所述第一分离孔H1实质地垂直于半导体衬底100的表面，且所述第二分离孔H2实质地平行于半导体衬底100的表面。0045参见图9，栅绝缘层170形成。
26、于限定各第二分离孔H2的表面上。栅电极175形成于各第二分离孔H2中。例如，栅绝缘层170可以包括氧化硅或氮化硅，或是金属氧化物或金属氮化物，金属氧化物或金属氮化物的金属可以为例如钽TA、钛TI、钛酸钡BATI、锆化钡BAZR、锆ZR、铪HF、镧LA、铝AL或硅化锆ZRSI。栅电极175可以包括半导体层，例如硅层、锗化硅层、杂质掺杂的砷化镓层；或者含金属的层，该含金属的层的金属可以为例如钨W、铜CU、氮化钛TIN、氮化钽TAN、氮化钨WN、氮化钼MON、氮化铌NBN、钛硅氮化物TISIN、铝钛氮化物TIALN、钛硼氮化物TIBN、锆硅氮化物ZRSIN、钨硅氮化物WSIN、钨硼氮化物WBN、锆铝。
27、氮化物ZRALN、钼硅氮化物MOSIN、钼铝氮化物MOALN、钽氮化硅TASIN、钽氮化铝TAALN、钛TI、钼MO、钽TA、硅化钛TISI、硅化钽TASI、钨钛TIW、钛氮氧化物TION、钛氮氧化铝TIALON、氮氧化钨WON、或氮氧化钽TAON。接着，第二掩埋绝缘层178可以被形成于第一分离孔H1中。第二掩埋绝缘层178可以包括具有与第一掩埋绝缘层165不同的刻蚀选择性的刻蚀选择性的层。0046参见图10，掩埋在通孔150中的第一掩埋绝缘层165可以被选择性地去除来暴露沟道层160。可变电阻层180沉积在沟道层160的暴露的表面上。可变电阻层180可以包括各种材料，例如若可变电阻器为电阻随。
28、机存取存储器则为PR1XCAXMNO3PCMO层；若可变电阻器为相变随机存取存储器则为硫族化合物层；若可变电阻器为磁阻随机存取存储器则为磁层；若可变电阻器为自旋转移力矩磁阻随机存取存储器SPINTRANSFERTORQUEMAGNETORESISTIVERAM,STTMRAM则为磁化反转器件层；或若可变电阻器为聚合物随机存取存储器POLYMERRAM,PORAM则为聚合物层。同时，器件的电流特性可以根据可变电阻层180的厚度的控制而被控制。0047第三掩埋绝缘层185可以覆盖可变电阻层180而形成于贯穿通孔150中。接着，位线190被形成为与沟道层160和可变电阻层180接触，因此，具有层叠结。
29、构的可变电阻存储器件被完成。0048如图11所示，在电阻存储器单元中，漏极区155位于邻近栅电极175，且沟道层160和可变电阻层180位于邻近漏极区。因此，当电流自位线190提供时，电流根据开关器件SW1,SW2,SW3,SW4的导通/关断状态而选择性地沿着沟道层160或可变电阻层180流动。0049因此，比起传统三维开关器件的有效沟道长度参见图11的EC2，示例性实说明书CN104124257A6/8页9施的开关器件SW1,SW2,SW3,SW4的有效沟道长度参见图11的EC1可以被实质地增加。因此，可以改善所述开关器件SW1,SW2,SW3,SW4的开关特性而不增加所述开关器件SW1,S。
30、W2,SW3,SW4的尺寸。0050图12显示缺少所述第一分离孔H1如图8所示的替代的示例性实施。在此示例性实施中，相同的电压可以被提供至位于相同层的栅电极175。此结构可以通过选择性地去除第二层间绝缘层145A,145B,145C,145D而无需形成第一分离孔H1地被形成。0051如图13所示，沟道层160A可以仅被形成在限定通孔参见图6的150的侧壁的面对各栅电极175的部分上。也就是说，由于漏极区155位于栅电极175的下方与栅电极175的上方，即使当沟道层160A位于栅电极175与通孔的交迭区域时，沟道层160A可以不影响器件的操作。0052上述的示例性实施时说明性的而不是限制性的。各。
31、种的替代和等同是可能的。本发明不被此处所述的示例性的实施所限制。本发明不被半导体器件的任何特定类型所限制。此外，基于本发明的显而易见的增加、缩减或修改落入所附的权利要求的范畴中。0053通过以上实施例可以看出，本申请提供了以下的技术方案。0054技术方案1一种可变电阻存储器件，包括0055半导体衬底；0056公共源极区，其形成在所述半导体层上；0057沟道层，其实质垂直于所述半导体衬底的表面而形成，所述沟道层被选择性地连接至所述公共源极区；0058多个单元栅电极，所述多个单元栅电极沿着所述沟道层的一侧而形成；0059栅绝缘层，其围绕所述多个单元栅电极的各单元栅电极而形成；0060单元漏极区，其。
32、位于所述多个单元栅电极的各单元栅电极之间；0061可变电阻层，其沿着所述沟道层的另一侧而形成；以及0062位线，其电连接至所述沟道层与所述可变电阻层。0063技术方案2如技术方案1所述的可变电阻存储器件，还包括0064串选择开关，其位于所述半导体衬底与所述沟道层之间，所述串选择开关被配置以选择性地连接所述公共源极区与所述沟道层。0065技术方案3如技术方案2所述的可变电阻存储器件，其中所述串选择开关包括0066沟道柱体，其形成在所述公共源极区上；0067漏极区，其形成在所述沟道柱体的上部分中；0068栅电极，其围绕所述沟道柱体；以及0069栅绝缘层，其位于所述沟道柱体与所述栅极之间。0070技。
33、术方案4如技术方案3所述的可变电阻存储器件，还包括形成在所述漏极区上的欧姆层。0071技术方案5如技术方案1所述的可变电阻存储器件，其中所述沟道层具有的导电类型与所述漏极区的导电类型相反。0072技术方案6如技术方案1所述的可变电阻存储器件，其中所述沟道层具有实质上圆柱形状，且所述可变电阻层形成在所述沟道层的表面上。0073技术方案7如技术方案1所述的可变电阻存储器件，其中所述多个单元栅电极与说明书CN104124257A7/8页10所述单元漏极区以平行所述半导体衬底的表面的方向延伸，且所述单元漏极区交迭于所述多个单元栅电极。0074技术方案8如技术方案1所述的可变电阻存储器件，其中所述可变电。
34、阻层包括PR1XCAXMNO3PCMO层、硫族化合物层、磁层、磁化反转器件层或聚合物层。0075技术方案9如技术方案1所述的可变电阻存储器件，其中所述沟道层仅设置在面对所述多个单元栅电极的各单元栅电极的区域。0076技术方案10一种制造可变电阻存储器件的方法，所述方法包括以下步骤0077在半导体衬底上形成公共源极区；0078在所述公共源极区上形成选择开关；0079在所述选择开关之上，通过将具有第一刻蚀选择性的多个第一层间绝缘层与具有第二刻蚀选择性的多个第二层间绝缘层交替层叠来在所述半导体衬底上形成绝缘结构，所述第二刻蚀选择性不同于所述第一刻蚀选择性；0080在所述绝缘结构中形成通孔以暴露所述串。
35、选择开关；0081通过去除所述多个第一层间绝缘层的透过所述通孔而暴露的部分来形成空间部分；0082在各空间部分中形成单元漏极区；0083在各通孔中，沿着限定各通孔的表面形成沟道层；0084选择性地去除所述多个第二绝缘层来形成多个开口；0085在所述多个开口的各开口中形成栅绝缘层；0086在所述多个开口的各开口中形成单元栅电极，使得各单元栅电极被栅绝缘层围绕；0087在所述沟道层的表面上形成可变电阻层；0088在所述通孔中形成绝缘层；以及0089形成位线，以电连接至所述沟道层与所述可变电阻层。0090技术方案11如技术方案10所述的方法，其中选择性地去除所述多个第二绝缘层来形成多个开口的步骤还包。
36、括0091在形成所述沟道层之后且在选择性地去除所述第二绝缘层之前，0092在通孔之间，形成穿过所述多个第二层间绝缘层的分离孔；0093经由所述分离孔，选择性地去除所述多个第二绝缘层来形成所述多个开口；以及0094在所述栅绝缘层与单元栅电极被形成在各开口中之后，在所述分离孔中形成绝缘层。0095技术方案12一种可变电阻存储器件，包括0096以第一方向延伸的多个单元栅电极，其中所述多个单元栅电极以第二方向层叠，所述第二方向实质垂直于所述第一方向；0097栅绝缘层，其围绕所述多个单元栅电极的各单元栅电极；0098单元漏极区，其形成于所述多个单元栅电极的各单元栅电极的两侧；0099沟道层，其沿着所述多。
37、个单元栅电极的层叠以第二方向延伸；以及0100可变电阻层，其接触所述沟道层。0101技术方案13如技术方案12所述的可变电阻存储器件，其中，当所述单元栅电极说明书CN104124257A108/8页11中的任何一个未被选中时，电流流经所述沟道层的面对选中的单元栅电极的部分，且当所述单元栅电极中的任何一个未被选中时，电流流经可变电阻层的面对选中的单元栅电极的部分。0102技术方案14一种操作可变电阻存储器件的方法，所述可变电阻存储器件包括具有以第一方向延伸的多个单元栅电极的多个存储器单元，其中所述多个单元栅电极以实质垂直于所述第一方向的第二方向层叠；栅绝缘层围绕所述多个单元栅电极的各单元栅电极；。
38、单元漏极区形成于所述多个单元栅电极的各单元栅电极的两侧；沟道层沿着所述多个单元栅电极的层叠以第二方向延伸；以及接触所述沟道层的可变电阻层，其中所述可变电阻存储器件与选择开关接触，所述方法包括以下步骤0103经由所述选择开关来选择所述多个存储器单元中的存储器单元；0104使来自位线的电流通过选中的存储器单元的可变电阻器，来对所述选中的存储器单元执行操作；以及0105使电流通过所述沟道层的与未选中的存储器单元关联的部分。0106技术方案15如技术方案14所述的方法，其中所述选择开关的有效沟道包括位于各单元栅电极与相对应的沟道层之间的第一交迭部分，以及位于各单元栅电极与所述单元漏极区之间的第二交迭部。
39、分。0107技术方案16如技术方案14所述的方法，其中所述沟道层以实质垂直于所述第一方向的第二方向延伸。0108技术方案17如技术方案14所述的方法，其中所述操作为读取操作或写入操作。0109技术方案18如技术方案17所述的方法，还包括0110于写入操作期间通过测量到达与所述位线关联的公共源极的电流值来检测写入的数据。0111技术方案19如技术方案14所述的方法，其中用以执行读取操作的电流具有不会影响所述可变电阻器的结晶状态的水平。说明书CN104124257A111/11页12图1图2说明书附图CN104124257A122/11页13图3图4说明书附图CN104124257A133/11页14图5说明书附图CN104124257A144/11页15图6说明书附图CN104124257A155/11页16图7说明书附图CN104124257A166/11页17图8说明书附图CN104124257A177/11页18图9说明书附图CN104124257A188/11页19图10说明书附图CN104124257A199/11页20图11说明书附图CN104124257A2010/11页21图12说明书附图CN104124257A2111/11页22图13说明书附图CN104124257A22。