本发明涉及用于补码表示的二进制数相乘的CMOS并串行乘法电路的CMOS主乘法单元、中间乘法单元及初始乘法单元的电路。 本发明把在EP-A200 797描述的原理（ITT case A·uhlenhoff6，对应的美国专利U·S·Patent 4 763 297）应用到CMOS并串行乘法电路中去。根据这一原理，并行数据处理用的时钟信号是由一集成的时钟振荡器提供的，它设计成一个具有奇数个倒相级的环形振荡器。
正如在权利要求中所要求的那样、本发明的目的是提供以尽可能少的晶体管构成的乘法单元及加法单元，并且以尽可能少的这些单元构成的乘法电路。特别是利用EP-A225 960（ITT case M·F·ullrich/A·uhlenhoff 11/7，对应的美国专利U·S·Patent 4 734 597）描述的同步环形振荡器装置，联用一专门的CMOS反相器链路来产生乘法电路所需的各种时钟信号和控制信号以达到上述这一目的。
本发明的优点可以由下列事实明显地看出：用CMOS集成并串行乘法电路能容易地计算出八位的乘数与位数直至十六位的被乘数地乘积，这种乘法操作适宜于涉及到高达20兆赫的数据速率的数据之用。该环形振荡器频率约为200兆赫。
现在参照所附的各附图来更为详尽地解释本发明，这些图是：
图1是CMOS主乘法单元的电路图;
图2是CMOS中间乘法单元的电路图;
图3是CMOS初始乘法单元的电路图;
图4是CMOS加法单元的电路图;
图5是CMOS并串行乘法电路及其概括的电路示意图;
图6表示按照图5这个装置进行操作所需的时钟信号和控制信号号;
图7至图12是一些有助于理解本发明的表格。
图1的CMOS主乘法器是由图中所示的各个部件组成的，它们之间的互连关系如图所示。乘数的各个位X……中的一位施加在“与非”门ng的一输入端上，被乘数的各位Y……中的一位施加在另一输入端上。“与非”门ng的输出端是与倒相器i、第一个p沟道晶体管p1的受控电流通道和第二个p沟道晶体管p2的受控电流通道这三者的串联组合相连接。第一个晶体管p1栅极的输入来自符号信号p，而时钟信号t则输至第二个晶体管的栅极。
第一个N沟道晶体管n1其栅极输入也是由符号信号p提供，它的受控电流通道连接在此“与非”门ng的输出端和两个p沟道晶体管p1、p2的连结点之间。第三个p沟道晶体管p3的栅极则接到第二个p沟道晶体管p2的栅极处。因此，与第二个p沟道晶体管p2一样，它的栅极输入也是时钟信号t。
第一“同”门xn1的一个输入端与i、p1、p2串联组合另一端相连，它的另一个输入端则与第三个p沟道晶体管p3的受控电流通道的一端相连接，该输入端亦构成进位输出Ca。“同”门xn1的输出端与第二个N沟道晶体管n2的受控电流通道的一端相连，而第三个N沟道晶体管n3的电流通道的一端也与i、p1、p2的串联组合的另一端相连，从而也就与“同”门xn1的一个输入端相连。
插入在电压源正端+u和第二个N沟道晶体管电流通道另一端之间的是第四个N沟道晶体管n4的受控电流通道，第五个N沟道晶体管n5的受控电流通道连接在电压源嫉?u和第三个N沟道晶体管n3的受控电流通道另一端之间，而第六个N沟道晶体管的受控电流通道插入在第五个N沟道晶体管n5和第三个p沟道晶体管p3的电流通道的另一端之间。
与第六个N沟道晶体管n6的电流通道另一端相连接的是第四个p沟道晶体管p4的电流通道的一端。这两个晶体管的两个栅极连接在一起并与第二和第四个N沟道晶体管n2、n4的电流通道另一端的结点相连接。
第二个“同”门xn2的一个输入端与第二个N沟道晶体管n2的电流通道另一端相连，因而如前所述，它也与第四个p沟道晶体管p4及第六个N沟道晶体管n6的栅极相连，并且也和第四个N沟道晶体管n4的电流通道另一端相连。连结在基准点-u和第二个“同”门xn2另一输入端之间的是第七个N沟道晶体管n7的受控电流通道，其栅极的输入来自复位信号r、该复位信号也加在第四个及第五个N沟道晶体管n4、n5的栅极上。
第五个p沟道晶体管p5的受控电流通道连结在第二个“同”门xn2的输出端与和数输出端s之间。第八个N沟道晶体管n8的受控电流通道则插入在第二个“同”门xn2的另一个输入端和进位信号c1输入端之间，第八个N沟道晶体管n8的栅极输入是时钟信号t，该信号也加在第二个、第三个和第五个p沟道晶体管p2、p3、p5以及第二个、第三个和第八个N沟道晶体管n2、n3、n8的栅极。
图2的CMOS中间乘法单元在结构上，除了第四个N沟道晶体管n4的受控电流通道是与电压源的基准点-u相连而不是象图1那样与其正端+u相连以外，其他均与图1的主单元相同。
图3的CMOS初始乘法单元与图1的差别，较之与图2的单元差别来说具有更为多一些不同的特点。原因之一就是初始单元无需进位输入c1，这样就不需要图1的第八个N沟道晶体管n8了。既然现在第二个“同”门xn2的另一输入端可以直接与基准点-u相连，则图1的第t个N沟道晶体管n7也成为多余的了。另外，图3的第五个N沟道晶体管n5的受控电流通道是与电压源的正端+u相连，而不是象图1和图2那样与基准点-u相连。最后、在图1和图2中的第一个N沟道晶体管n1和第一个p沟道晶体管p1的位置在图3中进行了调换。在图3中，第一个p沟道晶体管p1与“与非”门ng的输出端相连，第一个N沟道晶体管n1则是与倒相器i的输出端相连。
图4的CMOS加法器是由以下元件和子电路构成的，它们的互连情况如图所示。第一个N沟道晶体管an1的受控电流通路把被加数其中的一位V的输入与“异”门ex1的一输入端相连，而该“异”门ex1的另一输入端则通过第二个N沟道晶体管an2的受控电流通道连到加数的其中一位W的输入端;这两个N沟道晶体管an1、an2的栅极输入均来自输入启动信号tu;进位信号a1加在第二个“异”门ex2的一个输入端上，该“异”门的另一个输入端与第一个“异”门ex1的输出端相连。第三个N沟道晶体管an3的受控电流通道插入上述第二个“异”门ex2的一输入端与进位输出aa之间，而p沟道晶体管ap则插入到第一个“异”门ex1的另一个输入端和进位输出aa之间，并且这个p沟道晶体管ap的栅极还与第一个“异”门ex1的输出端相连，ex1的输出端还与第三个N沟道晶体管an3的栅极相连。插在和数输出sa和第二个“异”门ex2输出之间的是第四个N沟道晶体管an4的受控电流通道，该晶体管的栅极输入来自读数信号ta。
根据本发明的CMOS乘法器的结构如图5这一极其概括的示意图中所示。被乘数X的m+2个位XO··XS被输送到备有m+2级的第一移位寄存器sr1的并行输入端，这里m代表该被乘数的最大权。图中只表出该m+2级中X0，X1，X2，X3，X4，Xm和XS这些级，最后的XS是符号级;正如上文所假设的那样，因为该CMOS乘法器是处理二进制补码数的，在这种数中，负数的符号位XS为1而正数的符号位XS为0。移位信号ts和启动信号te输入到第一移位寄存器sr1，这两个信号均由时钟驱动器tt提供，这些信号的具体形式将在下面描述。
与绝大多数是由二维乘法单元阵列所组成的常规乘法器不同，本发明的CMOS乘法器只包含一个由n+2个乘法单元组成的链路mp，这里n仍代表n+2位的乘数Y的最大权。图5表示出n+2个乘法单元中，乘数位是y0，y1，y2，y3，y4，y5，y6，yn和ys那些乘法单元，ys还是代表符号位。
在系统时钟st的周期内，乘数位y··和被乘数位X··的输入都是由相应的二进制数所提供的，它们的状态变化出现在系统时钟st由L到H的转换期间。该二进制数可以是右对齐的，也可以是左对齐的（右对齐的二进制数的绝对值大于1，而左对齐的二进制数小于或者等于1）。在左对齐的情况，最高有效位的权是2-1，右面下一位的权以2的幂缩减。负数的符号位出现1必须把它解释为-20。因此，在所描述的数的范围内，最负的二进制数10000…是十进制制数的-1。
符号位还是指在用左对齐数表示的二进制分数小数点前面的那一位。例如，左对齐数110等于十进制数-2-1，它等于-0.5，或左对齐数010等于十进制数+2-1，它等于+0.5。
如果两个右对齐的二进制数必须具有相同的位数，则必须在一些位置上添入符号位，在这些位置上用与该符号相同的数填入。因此，如果要101（等于十进制数-21-20，它等于-3）带有与00101（它等于十进制数22+20，等于5）相同的数位，则二进制数101便成为11101。本发明的CMOS乘法器适合于这两类数。
链路mp是由图1至图3这三种乘法单元按以下方式组成。图3所示的初始单元指派给符号位Ys，如果m小于n，则将有m+1个图1所示的主乘法单元和一个图2所示的中间乘法单元，中间乘法单元可以放在初始乘法单元之后的任何一个位置上;如m大于或等于n，则将有m+2个图1所示的主乘法单元，不再有图2所示的中间乘法单元位于图3所示的初始乘法单元之后了。
图1和图3的乘法单元以及图2的乘法单元（如果有的话），它们所有的乘数位X··的输入端连在一起并通向第一移位寄存器sr1的串行输出端。乘法单元的和数输出S与相邻的具有较小权的单元进位输入ci相连。这种情况在图5中用一连接导线示意表示出来。该连接线代表乘法单元的方框的S输出端连到该方框外边的并行加法器pa的一个单元，还连到右边相邻的方框的进位输入端ci。
图5中，（n+1）级并行加法器pa是用图4的加法单元组成的。它由时钟驱动器tt馈进输入启动信号tu和读数信号ta。在其每一单元中，进位输出端aa与相邻具有较大权值的单元的进位输入端ai相连，这一情况是把相关字符并排写在代表加法单元的方框内来表示的。权值最小的加法单元的进位输入ai恒处于“0”电位。
链路mp的各乘法单元和并行加法器pa的各加法单元的相互连接情况如下。权值最小的乘法单元，即y0这一单元，其进位输出ca与权值最小的加法单元的加数输入W相连。权值第二小的乘法单元，即y1这一单元，其和数输出与权值最小的加法单元的被加数输入V相连;权值第二小的乘法单元，即y1这一单元，其进位输出ca与权值次小的加法单元的加数输入W相连，而权值第三小的乘法单元，即y2这一级，其和数输出与权值第二小的加法单元的被加数输入V相连，类似地继续对其他单元进行这一连接方案，直到符号信号ys这个乘法单元和权值最大的加法单元，而上述加法单元的输出提供出乘积的符号位ps。
权值最小的乘法单元，即y0这一级，其和数输出S与级数最多为m+3级的第二移位寄存器sr2的串行输入端相连，该移位寄存器的并行输出，连同并行加法器pa的各单元的和数输出，提供各乘积位p··。图5表出了这些乘积位中的ps，pk，pl和pr各位;这里还应指出，不必用到第二移位寄存器sr2的整个长度，但也应指出，在朝权值较小方向上的、对为达到后面的乘积处理精度要求其输出信号不再成为必要的那些单元可予以忽略。输入到第二移位寄存器sr2的还有：来自时钟驱动器tt的、用作移位信号的时钟信号t、输入启动信号tu以及读数信号ta。
时钟驱动器tt从系统时钟st派生出以下脉冲信号，它们的频率是系统时钟st的频率的m+4倍，且其脉冲出现在系统时钟周期T中，T可以看成是被划分为2（m+4）个子周期Tp。这些信号的波形，在m＝6的条件下如图6所示。其中，移位信号ts（图6b）包括一个脉冲持续时间为一个子周间Tp、间隔时间亦为一个子周期、由m+1个这样的脉冲组成的脉冲串，这一脉冲串开始于第四个子周期的开始时刻;时钟脉冲t（图6.C）由这样一脉冲串组成，它与移位信号ts一样同时开始并具有同样波形。移位信号的脉冲个数是m+2个;写入信号te（图6d）与复恍藕舝相同，由单个脉冲组成，在第一个子周期和第二个子周期内出现;符号信号p（图6e）与读数信号ta相同，由单个脉冲组成，该脉冲出现在移位信号ts脉冲串的最后一个周期以及与之相邻的下一个周期;输入启动信号tu（图6f）由出现在最后二个子周期内的一个脉冲组成。
如图6g所示，加在时钟驱动器tt上的系统时钟st可以具有传号-空号比为1∶1的矩波信号波形。
图6a表出了上述环形振荡器的信号的波形，它出现在上文第二次提及的EP-A255 960所公开的装置中，并且它的频率高于系统时钟st的频率。在这个信号里，子周期Tp等于半个周期，这些半周期按顺序编号，故每个脉冲是由奇数1，3，…，19来标识的。
根据上文对各乘法单元和各加法单元与和数输出以及进位输入的互连情况的解释，本发明的主要特点变得十分清楚了，也就是说，在链路mp中，进位信号从阶次高的单元向阶次低的单元传播，而在并行加法器pa中，情况正好相反，这里进位信号是从阶次低的单元向阶次高的单元移动的。因此，把乘法器左手方向的那一个单元称为“初始单元”是恰当的。
本发明另一个重要特点在于：在某一乘法单元产生的进位信号，该信号通过本单元的进位输出端ca传到相关加法单元的被加数输入端W上，而不必输往相邻的乘法单元，只在自身乘法单元内进行处理。
下面详细解释按照本发明构成的CMOS乘法器其单个单元的操作过程。这里，将主要参照图1所示的乘法单元，仅仅在图2的中间乘法单元或图3的初始乘法单元的操作情况不同于图1的主单元时，才对它们进行阐述;所进行的说明也参照图6所示的各种信号，在图6a至图6g，图的右面信号电平均填入H（高）和L（低）。H单平比L电平为正。因此，倘若L电平是地电位，即如通常CMOS电路中那样的0伏，则H电平便是若干伏的电压了。因为该电路采用正逻辑，H就代表1，L代表0。
在时钟周期T内具有H电平的第一个信号就是复位信号r，如前所述，其持续时间等于两个子周期Tp的持续时间。当这个信号处于H电平时，现存于各乘法单元内的信号（除了数据信号X，y之外）都不具有H电平，而是处在L电平。通过复位信号r，该乘法单元内所有呈暂整存贮特性的连结点都被置成L电平或H电平。此处这些内部结点指“同”门xn2的两个输入端以及N沟道晶体管n3、n5、n6这三者的结点。
这种复位作用是能够达到的，因为在图1至图3中，由时钟信号t控制的晶体管即N沟道晶体管n2、n3被安排在那些栅极与复位信号r相连的晶体管n4、n5、n7的“上”面。这一组起传输晶体管作用的晶体管，还包括p沟道晶体管p2，p3，p5和N沟道晶体管n8。
此处应该注意到，由复位信号r，时钟信号t或符号信号p控制的这些（传输）晶体管，在实际电路中是使用常规的CMOS传输门来实现的。为了使我们的说明书和权利要求书简明起见，这里我们采用各种传导类型的（传输）晶体管来描述那些对控制信号有响应的传输门的作用。
如上所述，在复位信号r为H电平期间，时钟信号t处在L电平，从而p沟道晶体管p2、p3、p5导通，N沟道晶体管n2，n3，n8截止。由于复位信号r的高电平，N沟道晶体管n4、n5、n7也导通，因此，与N沟道晶体管n7相连的“同”门xn2的输入端处于L电平，而其另一个输入端通过N沟道晶体管n4所施加的电压处于H电平。最终，“同”门xn2的输出处于L电平，它再通过p沟道晶体管p5传送到和数输出端s去。
与N沟道晶体管n4相连的“同”门xn2的输入端若处在H电平，则会使N沟道晶体管n6导通，故p沟道晶体管p3，p4这两者与N沟道晶体管n6的连结点呈现出在N沟道晶体管n5的输出处所出现的L电平。可以说这样一来该结点便放电。但是由于p沟道晶体管p3导通，进位输出ca也呈现L电平。
在图1受复位信号r控制的这些晶体管中，N沟道晶体管n5，n7与基准点-u相连，而N沟道晶体管n4与正端+u相连，因而在复位信号为H电平时，这些晶体管两次把L电平和一次把H电平“馈入”到乘法单元。
在复位信号r出现期间，由N沟道晶体管n3“馈入”的H电平必然出现在“同”门xn2的相关输入端上，这是因为该乘法单元的一个重要特点或操作模式是：在一个时钟周期T内完成的n+2次乘法运算期间，该单元内出现的信号不龌岽υ凇罢！弊刺捶堑瓜嘧刺乙不岽υ凇暗瓜唷弊刺Ｈ欢隢沟道晶体管n2、n4、n6及p沟道晶体管p4相连结的“同”门xn2的这个输入端是信号会呈现倒相形式的输入端，因此在复位条件下，这个输入端必定处在H电平。
由于在图2的中间单元里所有的三个由复位信号r驱动的N沟道晶体管n4、n5、n7均与基准点-u相连，所以，在复位信号r为H电平期间，“同”门xn2的两个输入端都处在L电平，造成该“同”门xn2的输出处在H电平，因而复位信号r导致图2所示的中间单元的和数输出端s处在H电平。
因为由N沟道晶体管n5传输来的L电平不能被受来自N沟道晶体管n4的L电平所截止的N沟道晶体管n6所传送过去，则便由被L电平所导通的p沟道晶体管p4来进行传送。因此，在图2的中间单元里，进位输出ca也是处在L电平的。
图3所示的初始单元与图1和图2所示的乘法单元相反，N沟道晶体管n5把H电平传送至N沟道晶体管n6，然后如图1那样，n6受到来自N沟道晶体管n4所传送的H电平所导通，把这个H电平输往“同”门xn1其中的一个输入端。在图1和图2所示的各乘法单元中，这个输入是与进位输出ca相连的;然而，如图5所示，由于没有进位信号从初始单元发送到并行加法器pa中去，因此，初始单元没有进位输出;在这个单元中对进位信号处理，如同图1和图2所示的乘法单元的情况一样。
在系统时钟st的一个周期内，各乘法单元内供被乘数各个位y··用的输入端是由该被乘数相应位来提供的，例如位y4。在系统时钟st的T周期内出现时钟信号t的脉冲期间，乘数的各位X··便相继施加到各乘法单元内已作连接的乘数位的输入端上。在“与非”门ng的输出端，乘法信号以倒相形式出现。
由于复位信号r与移位寄存器sr1的读数信号te是一致的，又由于加法器的串行输出与乘数的权值最小位的那个单元的输出是一致的，因此，在复位信号r为H电平期间，乘数的权值最小位xo就施加在各乘法单元上了。
由于在复位信号r为H电平期间，极性信号p处在低电平，则“与非”门ng所产生的XY乘法信号便在该门的输出端以倒相形式出现，该信号再以非倒相信号（由于倒相器i）通过已导通的p沟道晶体管p1传送到p沟道晶体管p2的电流通道上去。然而，在图3所示的初始单元内情况并非如此，原因是图3与图1和图2不同，它的N沟道晶体管n1和p沟道晶体管p1的位置是互换的，于是，经倒相的XY乘法信号（即“与非”门ng的输出）通过受极性信号p的L电平所导通的p沟道晶体管p1，传送到P沟道晶体管p2的电流通道上去。
在图1的主单元和图2的中间单元里，仅仅在图6的第16个和第17个子周期内，也就是说在移位时钟ts的脉冲串最后一个子周和相继的下一个子周期内且当极性信号p为H电平时，以倒相形式出现的XY乘法信号方能传送到P沟道晶体管p2的电流通道上去;而在图3的初始单元里，XY乘法信号在这个H电平期间是以非倒相形式传送过去的，原因是：图1、图2和图3中的N沟道晶体管n1那时是导通的。
因此，XY乘法信号便出现在P沟道晶体管p2的电流通道上，从而也以非倒相形式或倒相形式出现在此乘法单元内的加法段的三个输入端中其中之一个上;与其他乘法单元一样，按本发明构作的乘法单元是由逻辑“与”电路组成，由它完成XY乘法段及后面的加法段的操作，根据该加法段的第二个输入端是进位输入ci，它与链路mp里下一个权值较大的单元的和数输出端相连。加法段的第三个输入端是从本单元自身的进位输出信号用的输入端，也就是与P沟道晶体管p3的电流通道相连的“同”门xn1的输入端。
信号通过加法段的信号通道分成两部分，这种区分是由时钟信号t的脉冲持续时间Tp及其随后与之时间相等的脉冲间隔所造成的。当时钟信号t处在H电平时，N沟道晶体管n2到n8全都导通，而在L电平时，P沟道晶体管p2到p5导通。这种使N沟道晶体管和P沟道晶体管相继进入导通状态的开关作用，与这里涉及的各结点的存贮性质配合共同起作用。因此，当时钟信号t处在H电平期间，进位信号ci以及来自“同”门xn1的输出信号被传送到“同”门xn2的两个输入端在子周期Tp内，“同”门xn2会产生它的输出信号，其原因是：只当时钟信号t为L电平时，xn2的输出信号才被传送到和数输出端s。如果“同”门xn1的输出处在L电平，在时钟信号t处在H电平时，则xn2的输出信号被传送到P沟道晶体管P4的栅极，使这个晶体管导通，进位输入ci的信号便传送到P沟道晶体管p3的电流通道。在时钟信号t处在L电平时，这一信号电平以及在P沟道晶体管p2的电流通道的信号电平分别传送到“同”门xn1的一个输入端。
如果在本发明的这三类CMOS乘法单元中，当没有电位+n、-u施加在各N沟道晶体管n4、n5、n7上而对它们作一观察时，则这些不再与以上电位相连接的电流通道端点就是三个复位输入端，信号可以经过它们进入乘法单元中去。结果是，无需附加的加法单元，用这乘法单元便至少可以把一个附加的1加进去。由此所产生的各种可能的复位情况如图7的表所示，其中，在表的右方用加号作出标记的情况就是本发明所使用到的情况。这张表给出了施加在晶体管n4、n5、n7的电流通道上的信号，出现在输出端s，ca上的信号，其中1指定为H电平，0指定为L电平。
如图7所示，用+作标记的输出端s ca上的10和01状态也出现在另外两个复位信号组合上。如果有必要，也可以选择它们。信号通过如图1所示的乘法单元的通道，也就是指出现在各输入端、输出端以及节点A...K的状态变化，均在图8的表中列出。
表中，字母V表示节点上的电位在此时刻仍然是不确定的，即还未达到（重新达到）H单平或L电平。字母Z表示节点上的电位在此时刻还是“未知”的，图8这张表安排成这样：只要有一个状态有所变化，便开始建立新的一行。
为了深入阐明本发明及其操作情况，现将本发明所依据的乘法器原理进行更为详细的解释。它是对刊登在“IEEE Trans.Comp”，1973，pp1045-1047上述描述的二进制数补码乘法器原理的一种改进。例如，将两个二进制数xs x2 x1 x0和ys y2 y1 y0按照图9的表所列的方案进行相乘。最右一列上的数用来对该表的行进行编号。
第1行到第6行中的x··-y··的乘积是这两个二进制数中每一个数的个别位的部分乘积，这些部分乘积在这些位所在的乘法单元上形成的。方案安排的选择是：要让部分乘积的结果，即和数信号垂直向下传送到（从此处算起的）下一行的乘法单元，并且这个部分乘积的进位信号要向左下方传送到与接受这个和数信号的单元相邻的那一个单元中去。
在第1行到第3行，形成了包含着带有二进制权的各个位的它们的部分乘积，即位x0，x1，x2;y0，y1，y2的部分乘积。在第4行形成符号位xs、ys的部分乘积，第1行到第4行中个别位置上的零表示：所在的乘法单元除了上述和数信号以及（或者）进位信号外，没有收到任何xy的输入信号。
当二进制补码数进行相乘时，需要用到第5行至第8行。在第5行和第6行中，输入信号经倒相处理过了，可以认为是“1”被反演成“0”。作过反演处理的部分乘积是这样一种乘积，它与另一个二进制数的余下的位y1，y2，y3;x1，x2，x3形成一个二进制数的符号位xs;ys。既然1必须加在经反演处理过的结果上以获得二进制补码，所以在第7行和第8行权值最小的位置上有1。
如在预先设定位数情况下、将两个最大的负数相乘（例如1000乘1000）排除在外的情况下，则图9的表所给出的方案将会更简单。这是因为那时不必再化费一些单元用于符号位的进位信号，也就是说，图9最左面那一列便可略去。于是，图9所示的方案便成为图10所表示的那样，这里仍是在最右面对行进行编号。
如图9的一样，在这个方案中，和数是垂直向下传送的，进位信号向左下方传送。与图9相比较，则要重新作排列使之适合加法的交换律：即改变表中一列内的部分乘积次序。图9的第5行至第8行中的1在作加法时被合并起来：第5行和第6行xsys下面的两个1定为0，所以代替这些1必须写入两个0，如前所述，由于图10中原先在图9中最左面的那列已不复存在，则进位1要删去;图9中第7第8行最右端的两个1定为两个0，取代第7行的单个1以及左面下一列的1。由于第8行只含有O，所以它可以略去;第5行和第6行最右面那两个1给出左面下一列的进位1，依次类推;这种相加1的结果就是图10第4列第5行的那个1。
把和数结果的传送方向从原来的垂直向下改变成向右下方，把进位结果从朝向左下方变成垂直向下，就可得到图11的表所示的方案案。
将交换律用到图10左边的第三列，在最左上方得到1。
以上对本发明所依据的乘法器原理的解释涉及的是具有相同位数的两个二进制数的乘积，在这一方案中，左上角必须要加入一个1。
对于具有不同位数的两个二进制数的乘积的情况，p+1个的1必须加在第一行，这里p是这两个二进制数的位数之差。
与图11的表相对应的图12所示的表给出了八位的被乘数x与九位的乘数（符号位已包含在这两个数目之内）的处理方案，它适于本发明所实现的乘法器。
在本发明中，通过应用并串行原理，其值等于被乘数x的位数的行数（＝8），现在被变为1，如下面这一行所示：
xmys xmy7 xmy6 xmy5 xmy4 xmy3 xmy2 xmy1 xmy0，式中m表征被乘数x的指数，由于串行处理，它以时钟信号t的重复速率作变化。