高速傅里叶变换装置、高速傅里叶反变换装置及方法 本发明涉及进行高速傅里叶变换的高速傅里叶变换装置及方法，具体地说是提供一种高速傅里叶变换装置及方法，一种可变位反向电路，一种高速傅里叶反变换装置及方法以及一种正交频率分割多路式接收及发送装置。
近几年，伴随着数字通信技术与半导体集成技术的进步，推进电视、无线电广播的数字化。在使用地波的数字广播中，调制解调方式多采用OFDM(正交频率分割多路)。在信息容量有限的频率域中，OFDM是一种高效率传输方式，具有把对多通路的干扰很强的地波转作广播的特点。但是，用OFDM需要进行数千采样的大规模高速傅里叶变换，为了实用化，降低高速傅里叶变换装置的成本成为重要课题。
列举已有的高速傅里叶变换装置，如，A.Delaruelle et al.“单路数字音频广播用解调集成电路”(IEEE集成电路例行讨论会，1994.5月)所记载的那样。该高速傅里叶变换装置包括，三个RAM存储器(随机存取存储器)，将其中一个作为存储输入数据的输入缓冲用RAM，将另外二个作为存储运算时的中间数据及输出数据的高速傅里叶变换用RAM。将进行傅里叶变换的采样数单位的数据作为1个符号，和在连续地多个符号的处理中，使用二个高速傅里叶变换用RAM对当前符号进行处理，同时，将下一个符号的输入数据存储于输入缓冲用RAM中。
并且，列举另一个已有的高速傅里叶变换装置，如，E.Bidet et al.“一个单芯片快速8192复数点傅里叶变换装置”(IEEE集成电路例行讨论会，1994年5月)所记载的那样，该高速傅里叶变换装置具有作为存储器对运算器间规定段数的流水线寄存器，进行使各运算器流水线动作的处理。使用流水线寄存器时，在存储容量方面与使用二个RAM是等效的，由处理终了的数据开始顺序输出，存在输入数据与输出数据顺序不同的问题。使用调制解调的高速傅里叶变换装置时，为简化高速傅里叶变换以后的处理，希望输入数据与输出数据的顺序相同，追加数据表式替换用RAM进行输出数据的表式替换。其结果，存储容量与所述使用三个RAM的高速傅里叶变换装置等效。
高速傅里叶变换装置需要存储1个符号单位的输入数据、运算时的中间数据以及输出数据的存储器。并且在使用调制解调的高速傅里叶变换装置中，由于需要进行连续多个符号的处理，更需要存储对当前符号处理和并列下一个符号的输入数据的存储器。这些存储器占高速傅里叶变换装置的大部分，在必要时减少存储容量，由此可实现高速傅里叶变换装置的低成本化。
作为已有高速傅里叶装置所示的二个例子其存储容量是同等级的。但是，由于用ASIC等实现时，可使用RAM程序库作为存储器的前一种方法有利于低成本化，多用ASIC等构成前一种方法。
但是象前一种那样用RAM构成的存储器，由于共需三个具有可存储一个符号单位数据的存储容量的RAM，一个RAM作为输入缓冲用，二个RAM作为高速傅里叶变换用，因此，存在增大高速傅里叶变换装置的电路规模的问题。该问题随着当一个符号的采样数增加，而更为显著。
所以，用本发明，将存储于高速傅里叶变换用RAM中的输出数据读出之后，如可对该高速傅里叶变换用RAM写入下一个符号的输入数据的话，可使高速傅里叶变换用RAM具有输入缓冲用RAM的功能，以省略输入缓冲用RAM为新着眼点。
在省略输入缓冲用RAM时，高速傅里叶变换进行如下：首先，将输入数据存储于高速傅里叶变换用RAM中，在该高速傅里叶变换用RAM中一边存储中间数据，一边进行蝶形运算，最后将存储于高速傅里叶变换用RAM中的数据读出作为输出数据。
但是在这种情况下，又产生了新的问题。以存储于高速傅里叶变换用RAM中的输入输出数据作为着眼点，由于高速傅里叶变换算法的特点，表示符号中的顺序的索引是通用的，输入数据及输出数据不存储于高速傅里叶变换用RAM的同一地址。因此，在通常的构成中，由于将存储于RAM中的输出数据读出之后按地址的顺序写入下一个符号的输入数据，输入数据与输出数据的顺序不同，为了使输入数据和输出数据的顺序相同，如将输入数据或是输出数据存储于RAM之后，进行数据的表式替换，在这种情况下，需要追加可存储一个符号单位的数据的存储容量的数据表式替换用RAM，因此，其结果仍不能削减存储容量。
鉴于上述问题，本发明在高速傅里叶变换中，以削减存储容量，实现低成本化为课题。
为解决上述课题，本发明在一个符号的输出数据和下一个符号的输入数据中，表示符号的顺序的索引是通用数据，可存储于RAM的同一地址，每次变换存取RAM地址的符号。换言之，通过地址变换与实现数据的表式替换作用等同。并且，使用位反向处理变换地址，通过对基准地址每次把位反向次数用符号进行变化，进行地址变换。
并且，本发明在一个符号的输出数据和下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于RAM的同一地址，用每个符号变更实行高速傅里叶变换处理。例如：每次交替进行用时间间隔方法的蝶形运算和用频率间隔方法的蝶形运算的符号。由于用时间间隔方法和频率间隔方法与作为高速傅里叶变换是等效的，输入数据的顺序与输出数据的顺序的关系是对称的。利用此点，通过交替进行时间间隔方法和频率间隔方法，不需要数据表式替换。
根据此种构成，可将读出输出数据后的RAM的空区域作为存储下一个符号的输入数据的输入缓冲器使用，可省略输入缓冲用RAM。RAM将存储的一个符号的输出数据读出之后，在同一地址写入下一个符号的输入数据。因此，在连续多个符号中，使用第一RAM进行第偶数次符号的处理，同时，使用第二RAM进行第奇数次符号的处理，所以，可由二个RAM构成。
具体地说，本发明之一的解决手段是一种作为进行高速傅里叶变换的高速傅里叶变换装置，包括将进行高速傅里叶变换的数据用统一符号每次存储输入数据的RAM存储器；和对所述RAM存储的输入数据用蝶形运算进行高速傅里叶变换处理(FFT处理)的FFT处理部分；所述RAM对该RAM存储的一个符号的输入数据通过所述FFT处理部分的FFT的处理的结果数据作为所述一个符号的输出数据存储；所述FFT处理部分是在将一个符号的输出数据及该符号的下一个输出数据存储于所述RAM中的其他符号的输入数据中，表示符号中的顺序的索引是通用数据，存储于所述RAM的同一地址，进行FFT处理。
根据本发明之一的高速传里叶变换装置，通过FFT处理部分的FFT处理，在一个符号的输出数据和下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于RAM的同一地址，为此，可将读出输出数据后的RAM的空区域作为存储下一个符号的输入数据的输入缓冲用RAM，无需增加数据表式替换用RAM，可省略输入缓冲用RAM。因此，在高速傅里叶变换中，能够削减需要的存储容量。
而且，在本发明之一中，在高速傅里叶变换装置中的FFT处理部分包括RAM地址生成部分，生成所述RAM的存取地址，通过该RAM地址生成部分生成的地址，存取所述RAM；所述RAM地址生成部分是在将一个符号的输出数据及该符号的下一个输出数据存储于所述RAM中的其他符号的输入数据中，表示符号中的顺序的索引为通用数据，存储于所述RAM的同一地址，把生成的地址用每个符号进行变换。
根据上述本发明之一，即RAM地址生成部分用每个符号变换存取RAM地址，因此，在一个符号的输出数据和下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于RAM的同一地址，换言之，通过地址变换与实现数据的表式替换作用等同。
还有，在上述本发明之一中，在所述的高速傅里叶变换装置中的RAM地址生成部分，将地址的位按照蝶形运算的基数成组化，利用成组单位调换位顺序的反向处理，把生成的地址用每个符号进行变换。
还有，在上述本发明之一中，在所述的高速傅里叶变换装置中的所述RAM地址生成部分，通过对基准地址，按规定的次数反复进行位反向处理，生成地址；在反复进行位反向处理时，由返回原地址的次数减1的次数作为最大位反向次数Rmax(Rmax是正整数)；所述RAM地址生成部分，通过对基准地址位反向处理的反复次数，由0次到Rmax次顺序巡回每次增加符号，把生成的地址用每个符号进行变换。
还有，在上述本发明之一中，在所述的高速傅里叶变换装置中的所述FFT处理部分优先使用基数4的蝶形运算，进行FFT处理；当用一个符号的数据的采样数为4m(m是正整数)时，最大位反向次数Rmax为1，当采样数是4m·2时，最大位反向次数Rmax为2m。
还有，在前述本发明之一中，在所述的高速傅里叶变换装置中的RAM地址生成部分包括反复进行指定位反向处理次数的可变位反向部分；所述可变位反向部分具有进行各个1次的位反向处理，串联连接的多个位反向电路，在该多个位反向电路中，进行相当于指定的位反向次数的个数的位反向，剩下的是直通数据。
还有，在上述本发明之一中，在所述的高速傅里叶变换装置中的所述可变位反向部分，具有对应多个采样数据进行位反向，并且，符合输入数据和输出数据中有效位的位置，通过所述多个位反向电路，使位反向的数据位移位的位移位手段。
还有，在上述本发明之一中，在所述的高速傅里叶变换装置中的所述可变位反向部分具有在所述多个位反向电路的任何一个的前段进行位交换的位交换手段。
还有，在上述本发明之一中，在所述的高速傅里叶变换装置中的所述FFT处理部分，包括用蝶形运算对存储于RAM的输入数据进行FFT处理的蝶形运算部分；所述蝶形运算部分，可使用实质相同的不同的蝶形运算实行多种FFT处理，并且，在将一个符号的输出数据及该符号的下一个输出数据存储于所述RAM中的其他符号的输入数据中，表示符号中的顺序的索引是通用数据，存储于所述RAM的同一地址，用每个符号变更实行FFT处理种类。
根据上述本发明，即蝶形运算部分，通过用每个符号变更实行FFT处理的种类，在一个符号的输出数据及下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储RAM的同一地址。
而且，在上述本发明之一中，在所述的高速傅里叶变换装置中的蝶形运算部分是通过频率间隔方法使用蝶形运算进行FFT处理和通过时间间隔方法使用蝶形运算的进行FFT处理，将上述处理的符号每次交替进行。
此外，本发明之二的解决手段也是一种作为进行高速傅里叶变换的高速傅里叶变换装置，具有每次将输入数据进行高速傅里叶变换，用统一符号存储的第一及第二RAM，和对所述第一及第二RAM存储的输入数据用蝶形运算进行高速傅里叶变换处理(FFT处理)的FFT处理部分；所述第一及第二RAM，分别对该RAM存储的一个符号的输入数据，存储通过所述FFT处理部分的FFT处理的结果数据作为所述符号的输出数据；当该高速傅里叶变换装置使用所述第一及第二RAM中的一个进行第偶数次符号的FFT处理时，用另一个进行第奇数次符号的FFT处理；所述FFT处理部分在第i(i是正整数)次符号的输出数据及第(i+2)次符号的输入数据中，表示符号中的顺序的索引是通用数据，存储于所述第一或第二RAM的同一地址，进行FFT处理。
根据上述本发明之二的高速傅里叶变换装置，通过FFT处理部分的FFT处理，在第i次的符号的输出数据及第(i+2)次符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于第一或第二RAM的同一地址。为此，可将读出输出数据后的第一或第二RAM的空区域作为存储下一个符号的输入数据的输入缓冲器使用，无需增加数据表式替换用RAM，可省略输入缓冲用RAM。因此，在连续多个符号中，使用第一RAM进行第偶数次符号的处理，同时，使用第二RAM进行第奇数次符号的处理，所以，可由二个RAM构成，在高速傅里叶变换中，能够削减所需要的存储容量。
而且，在上述本发明之二中，在所述的高速傅里叶变换装置中，第i次符号的数据输出期间，进行第(i+2)次符号的数据输入，同时，进行第(i+1)次符号的蝶形运算。
并且，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述FFT处理部分包括生成存取所述第一及第二RAM的地址的RAM地址生成部分；和按照所述第一或第二RAM存储的数据进行蝶形运算的蝶形运算部分；和将该高速傅里叶变换装置的输入数据或是所述蝶形运算部分的运算结果数据作为输入，对所述第一或第二RAM选择输出的第一数据选择部分；和将所述第一或第二RAM的输出数据作为输入，作为该高速傅里叶变换装置的输出数据，对所述蝶形运算部分选择输出的第二数据选择部分；和所述RAM地址生成部分以及控制所述第一及第二数据选择部分的控制部分；所述RAM地址生成部分在第i(i是正整数)次符号的输出数据及第(i+2)次符号的输入数据中，表示符号中的顺序的索引是通用数据，存储于所述第一或第二RAM的同一地址，把生成的地址用每个符号进行变换。
而且，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述RAM地址生成部分包括以存储于所述第一或第二RAM中的符号的输入数据及输出数据的地址为基准，生成输入输出用临时地址的输入输出地址生成部分；和以存储于所述第一或第二RAM中的符号的蝶形运算时的中间数据的地址为基准，生成蝶形运算用临时地址的蝶形地址生成部分；通过所述输入输出地址生成部分将生成的输入输出用临时地址变换成输入输出用实际地址，同时，将通过所述蝶形地址生成部分生成的蝶形运算用临时地址变换成蝶形运算用实际地址，在输入输出用实际地址及蝶形运算用实际地址中，其中的一个向所述第一RAM输出，另一个向所述第二RAM输出的RAM地址变换部分。
还有，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述RAM地址变换部分包括，对所述输入输出地址生成部分生成的输入输出临时地址，将位反向处理由所述控制部分输出后，通过输入输出用位反向信号指示的次数，生成输入输出用实际地址的第一可变位反向部分；和对所述蝶形地址生成部分生成的蝶形运算用临时地址，将位反向处理由所述控制部分输出后，通过蝶形运算用位反向信号指示的次数，生成蝶形运算用实际地址的第二可变位反向部分；和将所述第一可变位反向部分生成的输入输出用实际地址以及所述第二可变位反向部分生成的蝶形运算用实际地址作为输入，根据所述控制部分输出的RAM选择信号，一个作为所述第一RAM的地址，另一个作为所述第二RAM的地址选择输出的地址选择部分。
并且，在上述本发明之二中，在所述的高速傅里叶变换装置中，在反复进行位反向处理时，由返回原地址的次数减1的次数作为最大位反向次数Rmax(Rmax是正整数)，将1个符号单位的数据输入期间作为符号期间；所述控制部分是将所述输入输出用的位反向信号及蝶形运算用的位反向信号每2个符号期间，由0次到Rmax次顺序巡回分别更新指示的位反向处理的反复次数。
还有，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述FFT处理部分优先使用基数4的蝶形运算进行FFT处理；用1个符号的数据，当采样数是4m(m是正整数)时，最大位反向次数Rmax为1，采样数是4m·2时，最大位反向次数Rmax为2m。
还有，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述RAM地址变换部分包括将通过所述输入输出地址生成部分生成的输入输出用临时地址以及所述蝶形地址生成部分生成的蝶形运算用临时地址作为输入，根据由所述控制部分输出的RAM选择信号，一个作为所述第一RAM的临时地址，另一个作为所述第二RAM的临时地址选择输出的地址选择部分；和对由所述地址选择部分选择输出的所述第一RAM的临时地址，将位反向处理由所述控制部分输出后，通过第一RAM用位反向信号指示的次数，生成所述第一RAM地址的第一可变位反向部分，和对由所述地址选择部分选择输出的所述第二RAM的临时地址，将位反向处理由所述控制部分输出后，通过第二RAM用位反向信号指示的次数，生成所述第二RAM地址的第二可变位反向部分。
并且，在上述本发明之二中，在所述的高速傅里叶变换装置中，在反复进行位反向处理时，由返回原地址的次数减1的次数作为最大位反向次数Rmax(Rmax是正整数)，将1个符号单位的数据输入期间作为1个符号期间；所述控制部分是将所述第一RAM用位反向信号及第二RAM用位反向信号每2个符号期间，由0次到Rmax次顺序巡回分别更新指示的位反向处理的次数。
还有，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述FFT处理部分优先使用基数4的蝶形运算进行FFT处理；用1个符号的数据，当采样数是4m(m是正整数)时，最大位反向次数Rmax为1，采样数是4m·2时，最大位反向次数Rmax为2m。
还有，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述FFT处理部分包括生成存取所述第一及第二RAM的地址的RAM地址生成部分；和按照所述第一或第二RAM存储的数据进行蝶形运算的蝶形运算部分；和将该高速傅里叶变换装置的输入数据或是所述蝶形运算部分的运算结果数据作为输入，对从所述第一或第二RAM选择输出的第一数据选择部分；和将所述第一或第二RAM的输出数据作为输入，作为该高速傅里叶变换装置的输出数据，对所述蝶形运算部分选择输出的第二数据选择部分；和所述RAM地址生成部分以及控制所述第一及第二数据选择部分的控制部分；所述蝶形运算部分，可使用实质相同的不同的蝶形运算实行多种FFT处理，在第i次符号的输出数据以及第(i+2)次符号的输入数据中，表示符号中的顺序的索引为通用数据，存储于所述第一或是第二RAM的同一地址，用每个符号变更实行FFT处理的种类。
并且，在上述本发明之二中，在所述的高速傅里叶变换装置中的所述蝶形运算部分包括，对存储于所述第一或第二RAM的符号的输入数据，通过频率间隔方法使用蝶形运算进行FFT处理的频率间隔运算部分；和对存储于所述第一或第二RAM的符号的输入数据，通过时间间隔方法，使用蝶形运算进行FFT处理的时间间隔运算部分。
关于本发明之三的解决手段是作为用RAM进行高速傅里叶变换的高速傅里叶变换方法，包括有将进行高速傅里叶变换的数据用统一的一个符号单位的变换对象的数据，存储于RAM中的第一步；和对在所述第一步中存储于所述RAM中的变换对象的数据，用蝶形运算，进行高速傅里叶变换处理(FFT处理)，将处理结果数据存储于所述RAM的第二步；和在所述第二步中，反复进行将存储于所述RAM中的处理结果数据，由所述RAM读出的第三步；所述第二步是在存储于所述RAM中的反复第N(N是正整数)次的处理结果数据中及在存储于RAM中的反复第(N+1)次的变换对象数据中，表示符号中的顺序的索引是通用数据，存储于RAM的同一地址，反复变换存取所述RAM的地址。
根据本发明之三的高速傅里叶变换方法，由于反复变换存取RAM的地址，在一个符号的输出数据及下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于RAM的同一地址。换言之，通过地址变换与实现数据的表式替换是等效的。为此，可将读出输出数据后的RAM的空区域作为存储下一个符号的输入数据的输入缓冲器使用，无需增加数据表式替换用RAM，或省略输入缓冲用RAM。因此，在高速傅里叶变换中，能够削减所需要的存储容量。
而且，在上述本发明之二中，在所述的高速傅里叶变换方法中的所述第二步，是将地址的位根据蝶形运算的基数成组，利用组单位调换位的顺序的反向处理，反复变换存取所述RAM地址。
还有，在上述本发明之二中，在所述的高速傅里叶变换方法中的所述第二步是对于作为基准地址，按规定的次数反复进行位反向处理存取所述RAM的地址；在反复进行位反向处理时，由返回原地址的次数减1的次数作为最大位反向次数Rmax(Rmax是正整数)；所述第二步通过对基准地址反复位反向处理的次数，由0次到Rmax次顺序巡回反复增加，由此，反复变换存取所述RAM的地址。
并且，在上述本发明之二中，在所述的高速傅里叶变换方法中的所述第二步进行优先使用基数4的蝶形运算的FFT处理；当用1个符号数据的采样数为4m(m是正整数)时，最大位反向次数Rmax为1，当采样数为4m·2时，最大位反向次数Rmax为2m。
关于本发明之四的解决手段是作为一种用RAM进行高速傅里叶变换的高速傅里叶变换方法，包括有将进行高速傅里叶变换的数据用统一的一个符号单位的变换对象的数据，存储于RAM中的第一步；和对在所述第一步中存储于所述RAM中的变换对象的数据，用蝶形运算，进行高速傅里叶变换处理(FFT处理)，将处理结果数据存储于所述RAM的第二步；和在所述第二步中，反复进行将存储于所述RAM中的处理结果数据，由所述RAM读出的第三步；使用实质相同的不同的蝶形运算实行多种FFT处理，在存储于所述RAM中的反复第N(N是正整数)回的处理结果数据中及在存储于RAM中的反复第(N+1)回的变换对象数据中，表示符号中的顺序的索引是通用数据，存储于所述RAM的同一地址，反复变更实行FFT处理的种类。
根据上述本发明之四的高速付里叶变换方法，由于反复变更实行FFT处理的种类，在一个符号的输出数据及下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于RAM的同一地址。为此，可将读出输出数据后的RAM的空区域作为存储下一个符号的输入数据的输入缓冲器使用，无需增加数据表式替换用RAM，或省略输入缓冲器用RAM。因此，在高速傅里叶变换中，能够削减所需要的存储容量。
并且，在上述本发明之四中，在所述的高速傅里叶变换方法中的所述第二步是通过频率间隔方法用蝶形运算反复交替进行FFT处理和通过时间间隔方法用蝶形运算反复交替进行FFT处理。
有关本发明之五的解决手段是一种按指定的次数反复进行为蝶形运算的位反向处理的可变位反向电路，包括进行各1次的位反向处理，串联连接多个位反向电路；在所述多个位反向电路中，将个数等于指定位反向次数的数据进行位反向，剩下的将数据通过。
在上述本发明之五中，在所述的可变位反向电路中，包括对多个采样数进行位反向的该可变位反向电路，并且，在输入数据及输出数据中，如符合有效位的位置那样，通过多个位反向电路使位反向的数据位移位的位移位手段。
还有，在上述本发明之五中，在所述的可变位反向电路中，在所述多个位反向电路的任何一个的前段，设置进行位交换的位交换手段。
有关本发明之六的解决手段是，(也适用本发明之一)进行高速傅里叶反变换的高速傅里叶反变换装置，作为进行高速傅里叶反变换的高速傅里叶反变换装置，包括用统一符号将输入数据进行高速傅里叶反变换存储数据的RAM；和对所述RAM存储的输入数据用蝶形运算进行高速傅里叶反变换处理(IFFT处理)的IFFT处理部分；所述RAM对该RAM存储的一个符号的输入数据通过所述IFFT处理部分的IFFT的处理的结果数据作为所述一个符号的输出数据存储；所述IFFT处理部分是在将一个符号的输出数据及该符号的下一个输出数据存储于所述RAM中的其他符号的输入数据中，表示符号中的顺序的索引是通用数据，存储于所述RAM的同一地址，进行IFFT处理。
在上述本发明之六中，在所述的高速傅里叶反变换装置中的所述IFFT处理部分包括RAM地址生成部分，生成所述RAM的存取地址，通过该RAM地址生成部分生成的地址，存取所述RAM；所述RAM地址生成部分是在将一个符号的输出数据及该符号的下一个输出数据存储于所述RAM中的其他符号的输入数据中，表示符号中的顺序的索引为通用数据，存储于所述RAM的同一地址，把生成的地址用每个符号进行变换。
还有，在上述本发明之六中，在所述的高速傅里叶反变换装置中的所述IFFT处理部分，包括用蝶形运算对存储于RAM的输入数据进行IFFT处理的蝶形运算部分；所述蝶形运算部分，可使用实质相同的不同的蝶形运算实行多种IFFT处理，将一个符号的输出数据及该符号的下一个输出数据存储于前述RAM中，在其他符号的输入数据中，表示符号中的顺序的索引是通用数据，存储于所述RAM的同一地址，用每个符号变更实行IFFT处理种类。
关于本发明之七的解决手段(也适用本发明之四)是作为一种用RAM进行高速傅里叶反变换的高速傅里叶反变换方法，包括有将进行高速傅里叶反变换的数据用统一的一个符号单位的变换对象的数据存储于RAM中的第一步；和对在所述第一步中存储于所述RAM中的变换对象的数据，用蝶形运算，进行高速傅里叶反变换处理(IFFT处理)，将处理结果数据存储于所述RAM的第二步；和在所述第二步中，反复进行将存储于所述RAM中的处理结果数据，由所述RAM读出的第三步；所述第二步是在存储于所述RAM中的反复第N(N是正整数)次的处理结果数据中及在存储于RAM中的反复第(N+1)次的变换对象数据中，表示符号中的顺序的索引是通用数据，存储于RAM的同一地址，反复变换存取所述RAM地址。
对于本发明之八的解决手段(也适用本发明之四)是作为一种用RAM进行高速傅里叶反变换的高速傅里叶反变换方法，包括有将进行高速傅里叶反变换的数据用统一的一个符号单位的变换对象的数据存储于RAM中的第一步；和对在所述第一步中存储于所述RAM中的变换对象的数据，用蝶形运算，进行高速傅里叶反变换处理(IFFT处理)，将处理结果数据存储于所述RAM的第二步；和在所述第二步中，反复进行将存储于所述RAM中的处理结果数据，由所述RAM读出的第三步；所述第二步是可使用实质相同的不同的蝶形运算实行多种IFFT处理，在存储于所述RAM中的反复第N(N是正整数)次的处理结果数据中及在存储于RAM中的反复第(N+1)次的变换对象数据中，表示符号中的顺序的索引是通用数据，存储于RAM的同一地址，反复变更实行IFFT处理的种类。
对于本发明之九的解决手段是作为一种OFDM接收装置，是将接受到的OFDM信号解调成接收数据的OFDM接收装置，包括将OFDM信号解调成基本频带信号的数字解调部分，和通过该数字解调部分解调的基本频带信号进行高速傅里叶变换，对载波的复数数据译码的高速傅里叶变换部分，将载波的复数数据的根生成接收数据。所述高速傅里叶变换部分是根据本发明之一所述的高速傅里叶变换装置构成的。
最后在本发明之十的解决手段是作为一种OFDM发送装置，是将发送数据调制成OFDM信号的OFDM发送装置，包括对由发送数据生成的载波的复数数据进行高速傅里叶反变换的高速傅里叶反变换部分，和对该高速傅里叶反变换部分的输出进行频率变换，生成OFDM信号的数字调制部分；
所述高速傅里叶反变换部分是根据本发明之六所述的高速傅里叶反变换装置构成的。
以下对附图作简单说明：
图1所示是本发明的实施例1构成高速傅里叶变换装置的框图。
图2所示是本发明的实施例1在高速傅里叶变换装置中处理定时的定时图。
图3所示是本发明的实施例1在高速傅里叶变换装置中RAM切换定时的定时图。
图4所示是作为高速傅里叶变换算法的一例基数4×2时间间隔方法的信号流程图。
图5所示是在信号流程中的运算单元图。
图6所示是在无地址的可变位反向时RAM间的数据传送图。
图7所示是在有地址的可变位反向时RAM间的数据传送图。
图8所示是位反向的概要图。
图9所示是位反向的一个例子，在采样数N＝32时基数4×2时间间隔方法中的位反向图。
图10所示的例图是通过可变位反向地址的变化，与图7所示RAM间的数据传送图相对应。
图11所示是通过可变位反向地址的变化图，与在采样数N＝32时的基数4×2时间间隔方法中RAM间数据传送图相对应。
图12所示是通过可变位反向地址的变化图，与在采样数N＝16时的基数4×2时间方法中RAM间数据传送图相对应。
图13是当采样数N＝32时的信号流程图，表示在本发明的实施例1中的蝶形运算的运算顺序。
图14是在图1所示的本发明的实施例1的高速傅里叶变换装置中，由控制部分106生成的输出，为控制RAM地址生成部105的信号的定时图。
图15是在图1所示的本发明的实施例1的高速傅里叶变换装置中，由控制部分106生成的输出，为控制RAM地址生成部105的信号的定时图。
图16是在图1所示的本发明的实施例1的高速傅里叶变换装置中，蝶形运算部分103的运算定时的运算定时图。
图17是在图1所示的本发明的实施例1的高速傅里叶变换装置中由第一及第二可变位反向部分113、114构成的例图。(a)是由选择形式构成，(b)由目录形式构成。
图18所示是在本发明的实施例1的高速傅里叶变换中，根据输入输出地址生成部111及第一可变位反向部113生成输入输出用地址的操作图，与输入输出用定时信号DCN及输入输出用位反向信号DBR和输入输出用临时地址DAD及输入输出用实际地址RDAD对应的图。
图19所示是在本发明的实施例1的高速傅里叶变换中根据蝶形地址生成部分112及第二可变位反向部分114生成蝶形运算用地址的操作图与蝶形运算用定时信号BCN、蝶形运算用步骤信号BST及蝶形运算用位反向信号BBR和蝶形运算用临时地址BAD及蝶形运算用实际地址RBAD对应的图。
图20所示是在本发明的实施例1的高速傅里叶变换装置中的地址选择部115的构成图。
图21所示是在本发明的实施例1的高速傅里叶变换装置中，数据输入输出的RAM的存取定时图。
图22所示是在本发明的实施例1的高速傅里叶变换装置中，蝶形运算中的RAM的存取定时图。
图23所示是第一及第二可变位反向部分113、114另一实施例的构成图，分别对应采样数N＝4，8，16，32的构成可实行位反向的可变位反向电路的电路图。
图24是图23所示的构成可变位反向电路的分别构成各电路的电路图，(a)是构成位反向BR电路图，(b)是构成位交换BC电路图，(c)是构成桶形移位器BS电路图。
图25是图23所示的可变位反向电路的各控制信号的设定值图，(a)是当采样数N＝32时，各控制信号的设定值，(b)是当采样数N＝16时，各控制信号的设定值，(c)是当采样数N＝8时，各控制信号的设定值，(d)是当采样数N＝4时，各控制信号的设定值。
图26是当采样数N＝8时，图23所示的可变位反向电路的工作图，(a)是当位反向次数为1时的工作图，(b)是当位反向次数为2时的工作图。
图27是在无位交换时，当采样数N＝8时，图23所示的可变位反向电路的工作图，(a)是当位反向次数为1时的工作图，(b)是当位反向次数为2时的工作图。
图28是本实施例，可对应采样数N＝2i(2≤N≤11)的可变位反向电路的构成图。
图29是本发明的实施例2的高速傅里叶变换装置的构成框图。
图30是在本发明的实施例2的高速傅里叶变换装置中，第一RAM用位反向信号RBR0及第二RAM用位反向信号RBR1和第一及第二RAM101、102(RAM#0、RAM#1)工作关系的定时图。
图31是本发明的实施例3的高速傅里叶变换的构成框图。
图32是高速傅里叶变换算法的一例的信号流程图，(a)是表示基数2时间间隔方法的信号流程图，(b)是表示基数2频率间隔方法的信号流程图。
图33是表示在本发明的实施例3中RAM间数据传送的图例，每次交替进行时间间隔方法和频率间隔方法的符号时的RAM间数据传送。
图34是本发明的实施例4的高速傅里叶变换的构成框图。
图35是表示高速傅里叶反变换的信号流程的运算单元图。
图36是表示使用本发明的高速傅里叶变换装置的OFDM接收装置的构成图。
图37是表示使用本发明的高速傅里叶变换装置的OFDM发送装置的构成图。
符号说明
101——第一RAM；102——第二RAM；103，303——蝶形运算部分；105，205，305——RAM地址生成部分；106，206，306——控制部分；111——输入输出地址生成部分；112——蝶形地址生成部分；113——第一可变位反向部分；114——第二位可变位反向部分；115，215——地址选择部分；121——第一数据选择部分；122——第二数据选择部分；131，231——RA地址变换部分；341——频率间隔运算部分；342——时间间隔运算部分；DAD——输入输出用临时地址；BAD——蝶形运算用临时地址；RDAD——输入输出用实际地址；RBAD——蝶形运算用实际地址；DBR——输入输出用位反向信号；BBR——蝶形运算用位反向信号；RSL——RAM选择信号；RBR0——第一RAM用位反向信号；RBR1——第二RAM用位反向信号；701 704——位反向电路；711——位变换电路(位变换手段)；721——桶形移位器(位移位手段)；11——数字解调部分；12——高速傅里叶变换部分；22——高速傅里叶反变换部分；23——数字调制部分。
下面，参照附图，说明本发明实施例1的高速傅里叶变换装置。
图1所示是本发明的实施例1高速傅里叶变换装置的构成框图。在图1中，101、102是存储输入输出数据及蝶形运算时的中间数据的第一及第二RAM(在图1中为RAM#0，RAM#1)、103是进行蝶形运算的蝶形运算部分，104是用蝶形运算生成算子的算子生成部分，105是为生成存取第一及第二RAM的地址的RAM地址生成部分，106是控制RAM地址生成部105等的控制部分。
作为RAM地址生成部105的构成要素，111是生成数据输入输出时的RAM地址的基本的输入输出用临时地址DAD的输入输出地址生成部分，112是生成蝶形运算时的RAM地址的基本的蝶形运算用临时地址BAD的蝶形地址生成部分，113是对通过输入输出地址生成部111生成的输入输出用临时地址DAD，仅根据输出用位反向信号DBR指示的次数，进行位反向处理(详细后述)，由此，生成输入输出用实际地址RDAD的第一可变位反向部分，114是对通过蝶形地址生成部分112生成的蝶形运算用临时地址BAD，仅根据蝶形运算用位反向信号BBR指示的次数，进行位反向处理，由此，生成蝶形运算用实际地址RBAD的第二可变位反向部分，115是由第一可变位反向部分113输出的输入输出用实际地址RDAD及第二可变位反向部分114输出的蝶形运算用实际地址RBAD作为输入，一方面，作为第一RAM101的地址，另一方面，作为第二RAM102的地址选择输出的地址选择部分。通过第一及第二可变位反向部分113、114及地址选择部分115构成RAM地址变换部分131。
还有，121是将该高速傅里叶变换装置的输入数据及蝶形运算部分103的运算结果数据作为输入，一方面，作为第一RAM101的输入数据，另一方面，作为第二RAM102的输入数据选择输出的第一数据选择部分，122是将第一及第二RAM101、102的输出数据作为输入，一方面，作为该高速傅里叶变换装置的输出数据，另一方面，作为蝶形运算部分103的输入数据选择输出的第二数据选择部分。
由蝶形运算部分103，算子生成部分104，RAM地址生成部分105，控制部分106，以及第一及第二数据选择部分121，122，构成FFT处理部。
关于以上构成的本实施例高速傅里叶变换装置，下面，说明其工作。在以下的说明中，进行傅里叶变换的采样数单位数据称为一个符号。
图2所示是本发明的实施例在高速傅里叶变换装置中处理定时的定时图。本实施例如图2所示，作为第i(i是整数)次的符号处理，符号输入后，在第(i+1)次的符号输入期间进行蝶形运算，在第(i+2)次的符号输入期间进行傅里叶变换后的符号输出(图2中划斜线部分)。即在本实施例中，进行一个符号的输入期间作为一个符号期间，在一个符号期间，进行覆盖符号输入和前一个符号的蝶形运算和前二个符号的符号输出。换言之，在第i次的符号输入期间，并列进行第(i-1)次的符号的蝶形运算和第(i-2)次的符号输出。
在本实施例中，通过适当替换二个RAM101、102，实现以上操作。
图3所示是本发明的实施例1在高速傅里叶变换装置中RAM切换定时的定时图。图3表示在进行采样数N(N是正整数)的高速傅里叶变换时RAM替换定时，x(0)-x(N-1)是各符号的输入数据(变换前的数据)、X(0)-X(N-1)是各符号的输出数据(变换后的数据)。还有，FFT处理(i)(i是整数)表示第i次的符号的高速傅里叶变换处理。
在本实施例中，使用二个RAM101、102(RAM#0、RAM#1)中的一个，进行第偶数次的符号的高速傅里叶变换，用另一个进行第奇数次的符号的高速傅里叶变换。如图3所示，在FFT处理(i)中，在第i次的符号输入期间，存储输入数据x(0)-x(N-1)于第一RAM101中，在第(符号输入(i))、(i+1)次的符号输入期间，对第一RAM101存储中间数据的同时，进行蝶形运算，在第(蝶形运算(i))、(i+2)次的符号输入期间，将存储于第一RAM101中的数据作为输出数据X(0)-X(N-1)读出(符号输出(i))。同样，用第一RAM101实行FFT处理(i-2)及FFT处理(i+2)，用第二RAM102实行FFT处(i-1)及FFT处理(i+1)。
并且，在一个符号期间内，使用同一RAM进行覆盖符号输入(i)和符号输出(i-2)。其结果，在一个符号期间作为符号输入、输出用或是蝶形运算用分别每交替替换使用二个RAM101，102。通过数据选择部分121，122进行二个RAM101、102的替换。
通过符号输入和符号输出的重叠(操作)，能够将多个RAM存取及运算作为蝶形运算的运算期间充当一个符号期间。这样，实现对第一及第二RAM101、102要求的减低工作速度及蝶运算部分103的电路规模。
图4所示是作为高速傅里叶变换算法的一例基数4×2时间间隔方法的信号流程图。还有，图5所示是在信号流程中的运算单元图。图4是当采样数N＝32时的信号流程图，x(0)～x(N-1)是变换前的输入数据，X(0)-X(N-1)是变换后的输出数据，Wi是算子乘法的系数。基数4×2表示基数4蝶形运算和基数2蝶形运算的组合运算。
如图4所示，在高速傅里叶变换算法中，对输入数据x(0)-x(N-1)进行数步骤单位的蝶形运算和步骤间的算子乘法，生成输出数据X(0)-X(N-1)。在图4所示的基数4×2时间间隔方法中，在前半个的二个步骤中(步骤0，步骤1)进行基数4蝶形运算，在最终步骤中(步骤2)，进行基数2蝶形运算。
还有如图5所示，各运算根据下列算式进行。
<基数4蝶形运算>
X0＝x0+x1+x2+x3
X1＝x0-j·x1-x2+j·x3
X2＝x0-x1+x2-x3
X3＝x0+j·x1-x2-j·x3
<基数2蝶形运算>
X0＝x0+x1
X1＝x0-x1
<算子算法>
Y＝y·WiW=e-j·2π/N]]>
在高速傅里叶变换算法中，输入数据x(0)-x(N-1)和输出数据x(0)-X(N-1)具有不同顺序的特点。
如图4所示，在基数4×2时间间隔方法中，输出数据X(j)由上开始升序为j＝0，1，2，3…，与此相对应的输入数据x(j)＝0，8，16，24…为跳跃值。
为重叠符号输入和符号输出，有必要进行并行输出数据的读出和输入数据的写入，为此，在一个符号的输出数据和下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，有必要存储于RAM的同一地址。因此，以往为合并存储于输入数据和输出数据的RAM的顺序，如图4所示在高速傅里叶变换算法中，将输入数据x(j)的顺序与输出数据x(j)同样，由上开始升序为j＝0，1，2，3…作为必要的数据表式替换。
对此，本实施例用位反向处理，每次用把取RAM地址用符号进行变换，由此实现与数据的表式替换等效的处理，不要数据的表式替换。具体来说，每次把对基准地址的位反向处理的反复次数用符号进行变更(将此称为‘可变位反向’)由此，每次把存取RAM地址用符号进行变换。
图6及图7所示是在本实施例中，通过地址的可变位反向的效果图，图6是在无地址的可变位反向时RAM间的数据传送图，图7是在有地址的可变位反向时RAM间的数据传送图。图6及图7表示包括采样数N＝8时的RAM间数据传送，只表示高速傅里叶变换装置中二个RAM中的一个RAM。将第偶数次或第奇数次的其中任何一个符号的输入输出数据以及该符号的输入数据的蝶形运算的中间数据存储于所述RAM中的一个。
在用高速傅里叶变换对第i次符号的FFT处理中，在将作为符号输入的输入数据x(0)-x(7)存储于RAM之后，一边将运算时的中间数据存储于RAM中，一边进行蝶形运算，读出存储于RAM中的输出数据X(0)-X(7)的符号，并输出。
在这种情况下，如图6所示，在无地址的可变位反向时的RAM间的数据传送中，FFT处理[i]的输出数据X(k)和FFT处理[i+2]的输入数据x(k)不一定存储于RAM的同一地址。因此，在读出FFT处理[i]的输出数据X(k)之后，为在同一地址存储FFT处理[i+2]的输入数据x(k)，需要数据的表式替换。
另一方面，如图7所示，本实施例在有地址的可变位反向时的RAM间的数据传送中，通过位反向的FFT处理每次变化输入输出用地址及蝶形运算用地址，由此，存储了FFT处理[i]的输出数据X(k)的RAM地址和存储FFT处理[i+2]的输入数据x(k)的RAM地址，可作为同一地址。因此，读出FFT处理[i]的输出数据X(k)之后，可在同一地址存储FFT处理[i+2]的输入数据x(k)，可实现符号输入和二个前符号输出的重叠(操作)。
输入输出用地址及蝶形运算用地址的变化，能通过位反向次数控制。位反向次数使FFT处理每次增加，当达到最大位反向次数Rmax(Rmax是正整数)之后，初始化为0。在反复进行了位反向处理时，最大位反向次数Rmax是由返回原地址的次数开始减1的次数，根据用采样数和使用FFT处理的蝶形运算的种类等来决定。在图7所表示的例子中，最大位反向次数Rmax是两次，位反向次数由0到2巡回，每次更新FFT处理。图8所示是位反向的概要图。位反向是由数据的输入顺序开始为算出高速傅里叶变换必要的数据顺序的方法。具体来说如图8所示，首先，将表示数据的输入顺序的2进制的位对应在蝶形运算中的各步骤由LS开始顺次成组化。把对应步骤S的位数作为r(s)，
r(S)＝log2(步骤S的基数)…(1)
(S＝0，1，…，M-1：M是步骤数)然后，将成组化的位，原样保持组内的位的位置，通过转换上位和下位，进行位反向。
图9所示是位反向的一个例子，如图4所示那样，在采样数N＝32时的基数4×2时间间隔方法中表示位反向的图。当采样数N＝32时，由N＝32＝25开始，表示数据的输入顺序的二进制数是5位。首先，在蝶形运算中对应各步骤将二进制数由LSB开始顺序成组化。如图4所示那样，由于用步骤0，1，进行基数4蝶形运算，用步骤2进行基数2蝶形运算，由式(1)得到，
r(0)＝r(1)＝log24＝2
r(2)＝log22＝1
因此，将表示数据的输入顺序的二进制数由LSB开始2位、2位、1位成组化。成组化之后，原样保持组内的位位置，通过转换上位和下位，进行位反向。其结果如图9所示，通过位反向，将位反向前的位列a4 a3 a2 a1a0变换成位列a1 a0 a3 a2 a4。
在本实施例中，如图8及图9所示，采用反复进行位反向的可变位反向，适当变换在数据输入输出及蝶形运算中的RAM地址。
图10所示的例图是通过可变位反向地址的变化图，图7所示是RAM间的数据传送图。图7所示是在采样数N＝8时的基数4×2时间间隔方法中，RAM间的数据传送图，地址的位数是
N＝8＝23开始的3位，然后3位地址由LSB开始顺次2位、1位成组化使之位反向。因此，由位反向前的临时地址a2 a1 a0开始作为实际地址通过位反向生成a2a1 a0(位反向次数＝0)，a1 a0 a2(位反向次数＝1)，a0 a2 a1(位反向次数＝2)。并且，各地址位右边的数字列是用10进制数表示的通过各地址位的地址顺序。
图11所示是通过可变位反向地址的变化图，与采样数N＝32时的基数4×2的时间间隔方法中的RAM间数据传送图相对应。在图11中，采样数N是32(＝25)的地址的位数是5，用步骤0，1进行基数4蝶形运算，用步骤2进行基数2蝶形运算，5位的地址是由LSB开始，顺序2位，2位，1位成组位反向。因此，由位反向前的临时地址a4a3a2a1a0通过位反向，生成作为实际地址的a4 a3 a2 a1 a0(位反向次数＝0)，a1 a0 a3 a2 a4(位反向次数＝1)，a2 a4 a0 a3 a1(位反向次数＝2)，a3a1a4a0a2(位反向次数＝3)，以及a0a2a1a4a3(位反向次数＝4)。
图12所示是通过可变位反向地址的变化图，与在采样数N＝16时的基数4×2时间的间隔方法中的RAM间数据传送图相对应。在图12中，采样数N是16(＝24)的地址的位数是4，用步骤0，1进行包括基数4的蝶形运算，地址的位是由LSB开始顺序2位，2位成组位反向。因此，由位反向前的临时地址a3 a2 a1 a0开始，通过位反向生成作为实际地址的a3 a2 a1 a0(位反向次数＝0)及a1 a0 a3 a2(位反向次数＝1)。
由图10-图12中明显可知，反复进行地址的位反向时必须返回原地址。因此，必要的实际地址的个数是有限的。例如，对基准地址反复位反向处理的次数由0次到最大位反向次数Rmax顺次巡回增加，可生成实际地址。
还有，在图10的情况下，经三次反复位反向返回原地址的最大位反向次数Rmax是2。同样，在图11的情况下，最大位反向次数Rmax是4，在图12的情况下，最大位反向次数Rmax是1。将基数4×2时间间隔方法优先使用基数4蝶形运算时，采样数N和最大位反向次数Rmax的关系，可由下式表示。
N＝4m(m是正整数)时：Rmax＝1
N＝4m·2(m是正整数)时：Rmax＝log2N-1＝2m…(2)
以下，以采样数N＝32时为例，如图1所示，说明本实施例的高速傅里叶变换装置的各部分的详细构成和作用。
图13是采样数N＝32时的信号流程图，在本实施例中，表示蝶形运算的运算顺序。在图13中，给相当于蝶形运算部分加了号码，作为本实施例中蝶运算的顺序。为减少装置的电力消耗，算子运算的系数的变化少，在基数4的步骤中，由上开始顺序每隔4S(S是步骤号码：S＝0，1，…)个实行蝶形运算。在基数2的步骤中由上顺序实行蝶形运算。
如图13所示，作为用运算顺序进行的处理，说明本实施例高速傅里叶变换装置的各部分构成及作用。
图14及图15是由控制部分106生成的输出，为控制RAM地址生成部分105的信号所表示的定时图。在图14中，DCN是控制输入输出地址生成部分111的动作定时的输入输出用定时信号，BCN，BST是控制蝶形地址生成部分112的动作定时的蝶形运算用定时信号及蝶形运算用步骤信号。以采样数为N，输入输出用定时信号DCN是log2(N)位的信号，其值是在一个符号期间由0到(N-1)顺次变化，每次巡回符号期间。这里由于N＝32，输入输出用定时信号DCN是5(＝log232)位的信号。并且，以蝶形运算的步骤数为M，蝶形运算用步骤信号BST的值在一个符号期间由0到(M-1)顺序变化，还有，蝶形运算用定时信号BCN是蝶形运算用步骤信号BST的值在一定的时间内由0到(N-1)顺次变化。
并且在图15中，DBR是控制第一可变位反向部分113的输入输出用位反向信号，BBR是控制第二可变位反向部分114的蝶运算用位反向信号，RSL是控制地址选择部分115的选择动作的RAM选择信号。蝶形运算用位反向信号BBR是由0到最大位反向次数Rmax顺序巡回更新，输入输出用位反向信号DBR是比蝶形运算用位反向信号BBR延迟一个符号期间，由0到Rmax顺序巡回更新，还有，RAM选择信号RSL在每个符号期间向“H”电平和“L”电平转换。
图16是蝶形运算部分103的运算定时的定时图。蝶形运算部分103是用进行基数4的蝶形运算步骤进行三个算子乘法及一个基数4蝶形运算，在进行基数2的蝶形运算时，进行二个算子乘法及二个基数2蝶形运算。也就是说，进行4输入4输出的运算。因此，如图16所示，蝶形运算部分103通过对由第一RAM101或第二RAM102的第二数据选择部分122读出的输入数据D0-D3进行算子乘法及基数4或基数2的蝶形运算，输出数据X0-X3。数据的输入输出通过控制部106被进行生成的蝶形运算用定时信号BCN的每更新周期，对输入数据D0-D3的输入定时，输出数据X0-X3的输出定时只延迟4周期。
输入输出地址生成部111是将通过控制部分106生成的输入输出用定时信号DCN作为输入，生成输入输出用临时地址DAD。决定输入输出用临时地址DAD，与位反向次数没关系，输入地址生成部111是将5位信号的输入输出定时信号DCN作为输入输出用临时地址DAD原样输出。
蝶形运算生成部分112是将由控制部分106生成的蝶形运算用定时信号BCN作为输入，生成蝶形运算用临时地址BAD。与位反向次数没关系，蝶形运算用临时地址BAD由步骤号码及蝶形运算来决定，蝶形地址生成部分112用定时信号BCN的一部分或全部的位，根据蝶形运算用步骤信号生成蝶形运算用临时地址BAD。
第一可变位反向部分113是通过输入输出地址生成部分111生成的输入输出用临时地址DAD作为输入，对该输入输出用临时地址DAD通过控制部分106生成的输入输出用位反向信号DBR进行指示的次数的位反向处理，生成输入输出用实际地址RDAD。同样，第二可变位反向部分114通过蝶形地址生成部分112生成的蝶形运算用临时地址BAD作为输入，对该蝶形运算用临时地址BAD通过控制部生成的蝶形运算用位反向信号BBR，进行指示的次数的位反向处理，生成蝶形运算用实际地址RBAD。
图17是由第一及第二可变位反向部分113、114构成的例图。图17(a)是选择形式的构成例，对输入的临时地址DAD(BAD)，分别生成由无位反向的地址、由一次位反向部分501，将位反向进行一次的结果的地址、由二次位反向部分502，将位反向进行二次的结果的地址、…由Rmax次位反向部分503，将位反向进行Rmax次的结果的地址，通过由生成的地址中选择504，根据位反向信号DBR(BBR)选择输出实际地址RDAD(RBAD)。
还有，图17(b)是目录形式的构成例，对临时地址DAD(BAD)位反向结果的各地址存储于预先目录(ROM)505中，在输入的临时地址DAD(BAD)的上位(或下位)通过位连接电路506连接位反向信号DBR(BBR)的数据作为参照地址，由目录505开始读出实际地址RDAD(RBAD)。
图18是在本实施例中根据输入输出地址生成部分111及第一可变位反向部分113生成输入输出用地址的操作图，与输入输出用定时信号DCN及输入输出用位反向信号DBR和输入输出用临时地址DAD及输入输出用实际地址RDAD对应的图。如图18所示那样，输入输出用临时地址DAD与输入输出用位反向信号DBR的值没关系，常等于输入输出用定时信号DCN。并且，输入输出用实际地址RDAD，对输入输出临时地址，由LSB开始2位、2位、1位与组分开，仅用输入输出用位反向信号DBR的值的次数，反复位反向。
图19所示是在本发明的实施例中根据蝶形地址生成部分112及第二可变位反向部分114生成蝶形运算用地址的操作图，与蝶形运算用定时信号BCN、蝶形运算用步骤信号BST及蝶形运算用位反向信号BBR和蝶形运算用临时地址BAD及蝶形运算用实际地址RBAD对应的图。如图19所示，蝶形运算用临时地址BAD与蝶形运算用位反向信号BBR的值没关系，以蝶形运算用定时信号BCN为基准，根据蝶形运算用步骤信号BST决定。并且，蝶形运算用实际地址RBAD对蝶形运算用临时地址BAD，由LSB开始2位、2位、1位与组分开，仅用蝶形运算用位反向信号BBR的值的次数，反复位反向。
地址选择部分115以由第一位反向电路113输出的输入输出用实际地址RDAD以及第二位反向电路114输出的蝶形运算用实际地址RBAD作为输入，根据由控制部106输入的RAM选择信号RSL，一方面作为第一RAM101的地址，另一方面，作为第二RAM102的地址选择输出。
图20是表示地址选择部分115的构成图。在图20中，601～603是选择电路，611～614是寄存器。通过第一及第二RAM101、102中地址选择部分115输出输入输出用实际地址RDAD的RAM将存储于指定的地址RDAD的输出数据读出之后，将输入数据写入同一地址。另一方面，通过地址选择部队115输出蝶形运算用实际地址RBAD的RAM也同样，将存储于指定地址RBAD的数据，作为蝶形运算部分103的输入数据读出之后，将蝶形运算部分103的输出数据写入同一地址。
但是，如图16所示，由于蝶形运算部分103的数据输出相对数据输入的定时为迟，地址选择部分115如图20所示，为保持蝶形运算用地址RBAD规定的期间，备置寄存器611～614。寄存器611～614与蝶形运算用定时信号BCN的更新周期同期动作，4段串行连接这种寄存器，因此，地址选择部分115在蝶形运算部分113的数据输出对数据输入延迟4周期之间，可保持蝶形运算用实际地址RBAD。选择电路603是蝶形运算用实际地址RBAD及延迟4周期的蝶形运算用实际地址RBAD的任何一个，通过蝶形运算用地址选择信号BADSL选择输出。选择电路601及602是根据RAM选择信号RSL，由输入输出用实际地址RDAD及选择电路603输出的蝶形运算用实际地址RBAD中，将一个作为第一RAM101的地址，另一个作为第二RAM102的地址选择输出。
图21及图22是表示地址选择部分115输出的RAM地址，即由RAM地址生成部分105生成的用RAM地址的RAM存取定时的定时图。图21是数据输入输出中的RAM的存取定时图。图22是进行蝶形运算时的RAM的存取定时图。在图21、图22中，划斜线的部分是表示同一地址的RAM存取。
如图21所示，在数据输入输出中，将输入输出用定时信号DCN的更新周期分成二半，作为读出前半周期，写入后半周期，进行RAM存取。这时，在输入输出用定时信号DCN的一个更新周期中，对同一地址进行数据读出和写入。
在蝶形运算中，如图22所示，将蝶形运算用定时信号BCN的更新周期分成两半，读出用前半周期，写入用后半周期，进行RAM存取。这时，在蝶形运算用定时信号BCN的一个更新周期中的数据读出和所述一个更新周期开始4周期延迟的更新周期中的数据写入对同一地址进行。
如上所述，本实施例是利用使对基本地址的位反向次数变成每个符号，使存取RAM的地址变换成每个符号，由此，在一个符号的输出数据和下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于RAM的同一地址。也就是说，读出RAM中的一个符号的输出数据后，可在同一地址写入下一个符号的输入数据。读出输出数据后的RAM的空区域，存储下一个符号的输入数据，由于可作为输入缓冲器使用，不需要输入缓冲用RAM。因此，可由二个RAM构成输入缓冲器，使用第一RAM进行连续多个符号中的第偶数次的符号处理，同时，用第二RAM进行第奇数次的符号处理那样适当的转换，因此，由二个RAM可以构成。
还有，如图17所示的为在采样数是固定的情况下可变位反向部分113、114的构成。在高速傅里叶变换装置用于通信设备的情况下，在其通信规格上，必须可实行多种类采样数的高速傅里叶变换。由于本实施例高速傅里叶变换装置对应多个采样数，需要对应各采样数的地址生成构成可变位反向部分113、114。的换言之，可实行变换模式不同的多个可变位反向的可变位反向电路。
例如，如17(a)所示，由于分别设置各有关采样数，对各采样数地址生成，可构成可变位反向电路。所以在这种情况下，电路规模变大，一个RAM地址生成部105的电路规模也随之增大，这是不希望的。
所以，在本实施例中，构成用小规模电路实现变换模式不同的多个可变位反向的可变位反向电路。
图23是第一及第二可变位反向部分113、114另一实施例的构成图，表示用小规模电路实现变换模式不同的多个可变位反向的可变位反向电路的电路图。具体说来，图23所表示的可变位反向电路，分别对采样数N＝4，8，16，32，构成可实行可变位反向。在图23中，701～704是位反向电路(BR)、711是作为位交换手段的位交换电路(BC)、721是作为位移位手段的同式移位器(BS)。
图24是图23所示的构成可变位反向电路的各电路分别构成的电路图，同图中，(a)是构成位反向BR电路图，(b)是构成位交换BC电路图，(c)是构成同式移位器BS电路图。
如图23所示，各位反向电路701～704是由位反向控制信号BRSEL的各位控制。并且如图24(a)所示，各位反向电路701～704对应位反向控制信号BRSEL的位，在“0”时，将通过的输入数据照原样输出，在“1”时，如图9所示那样，在采样数N＝32时的基数4×2时间间隔方法中，进行位反向。动作的转换是根据位反向控制信号BRSEL由选择801进行。
还有，位交换电路711是由位交换控制信号BCSEL控制的。并且如图24(b)所示，位交换控制信号BCSEL为“0”时，将通过的输入数据照原样输出，为“1”时，将输入数据的位上下调转输出，动作的转换是根据位交换控制信号BCSEL由选择802进行。
还有，同式移位器721是由移位控制信号BSSEL(2位)控制，如图24(c)所示，由移位控制信号BSSEL的下位位转换控制的选择803和由上位位转换控制的选择804串联连接。选择803是当移位控制信号BSSEL的下位位为“0”时，将通过的输入数据照原样输出，为“1”时，将输入数据的1位向右移位。选择804是当移位控制信号BSSEL的上位为“0”时，将通过的输入数据照原样输出，为“1”时，将输入数据2位向右移位。通过这样的动作，输入桶形移位器721的数据，移位控制信号BSSEL为“00”时，照原样，为“01”时向右移位1位，为“10”时，向右移位2位，为“11”时，向右移位3位输出。
图25是图23所示的可变位反向电路的各控制信号的设定值图，(a)是当采样数N＝32时各控制信号的设定值，(b)是当采样数N＝16时各控制信号的设定值，(c)是当采样数N＝8时各控制信号的设定值，(d)是当采样数N＝4时各控制信号的设定值。
位反向控制信号BRSEL对应位反向次数变化，由位反向电路701～704中的输入侧仅按位反向次数单位进行位反向，设定其值。例如：当采样数N＝32时，如图25(a)所示，位反向控制信号BRSEL在位反向次数为1时，仅位反向电路701象进行位反向那样，设定“0001”，并且，在位反向次数为3时，仅位反向电路701～703象进行位反向那样，设定“0111”。
位交换控制信号BCSEL仅当采样数N＝8时，对应位反向次数变化，位反向电路701仅当进行位反向时，设定“1”。也就是说，位交换电路711当采样数N＝8时，仅反位反向次数为1或是2时，进行位交换。
在采样数N＝32以外情况下，当位反向次数是奇数时移位控制信号BSSEL为“00”以外的值。并且，该值对应采样数设定。采样数N＝16时，如图25(b)所示为“01”，采样数N＝8时，如图25(c)所示为“10”，采样数N＝4时，如图25(d)所示为“11”。也就是说，桶形移位器721当采样数N＝16的情况下，位反向次数为1时，将数据向右移位1位，当采样数N＝8的情况下，位反向次数为1时，将数据向右移位2位，当采样数N＝4时情况下，位反向次数为1时，数据向右移位3位。
如图23所示，关于可变位反向电路的动作，以采样数N＝8时为例，说明如下：这时的可变位反向如图10所示，由位反向前的临时地址a2 a1 a0开始，作为实际地址，生成a2 a1 a0(位反向次数＝0)，a1 a0 a2(位反向次数＝1)，a0 a2 a1(位反向次数＝2)。
图26是当采样数N＝8时，图23所示的可变位反向电路的工作图，同图中，(a)是表示当位反向次数为1时的动作，(b)是表示当反向次数为2时的动作。
当位反向次数为1时，如图26(a)所示，进行位交换，位反向，以及2位移位。也就是说，由于位交换控制信号BCSEL为“1”，通过位交换电路711进行位交换，由于位反向控制信号BRSEL为“0001”，仅通过位反向电路701，进行位反向，而且，由于位移控制信号BSSEL为“10”通过桶形移位器721，进行2位的位移位。通过这样的动作生成的位列的下位3位是有效地址，由地址a2 a1 a0作为实际地址生成a1 a0 a2。
当位反向次数为2时，如图26所示，进行位交换，及2次的位反向。也就是说，由于位交换控制信号BCSEL为“1”，通过位交换电路711进行位交换，由于位反向控制信号BRSEL为“0011”，通过位反向电路701、702进行位反向。另一方面，由于位移位控制信号BSSEL为“00”，通过桶形移位器721不进行位移位。通过这样动作生成的位列的下位3位是有效地址，由临时地址a2 a1 a0作为实际地址生成a0 a2 a1。
在采样数N＝8的情况下，位反向次数为1或是2时，如果进行位交换，将生成错误实际地址。图27是表示无位交换时的动作，当位反向次数为1时，(a)表示作为实际地址生成a1 a0 a3，当位反向问次数为2时，(b)表示作为实际地址生成a0 a3 a1，是一起误动作。
下面对在一般扩大的情况下，本实施例的可变位反向电路有关构成方法及控制方法进行说明。此处说明使用以下变量。
N(i)一对应采样数
但是，N(i)＝2i
(i是正数数：Mmin≤i≤Mmax)
Rmax(i)-在采样数N(i)的最大位反向次数
AD[0]～AD[Mmax-1]-进行可变位反向的地址
<构成方法>
·位反向电路BR
设置采样数N(Mbr)的可变位反向可能的段数。
这里，
Mbr＝Mmax(Mmax为奇数时)
Mbr＝Mmax+1(Mmax为偶数时)
即，Mbr常为奇数。因此，
BR的段数＝Rmax(Mbr)＝Mbr-1
·位交换电路BC
在AD[m]、AD[m-1](m是Mbr以外的奇数)的位位置，将((m-1)/2)个位交换电路，由输入侧，每隔2段插入位反向电路BR。
·桶形移位器BS
在位反向电路BR的最后段接着设置最大移位数(Mmax-Mmin)的桶形移位器BS。
图28是由上述构成方法构成的、对应本实施例采样数N＝2i(2≤i≤11)的可变位反向电路的构成图。
<控制方法>·位反向电路BR从输入侧使位反向次数的位反向电路BR动作。
·位交换电路BC
在采样数N(m)(m是Mbr以外的奇数)的情况下，当位反向次数为“0”以外时，仅在靠位反向电路BR的位于输入侧使AD[m]、AD[m-1]的位位置的位交换电路BC动作。
·桶形移位器
在采样数N(n)的情况下，当位反向次数为奇数时，仅(Mmax-n)位向右移位。
(实施例2)
下面，参照附图，说明本发明的实施例2。
图29是本发明的实施例2的高速傅里叶变换装置的构成框图。本实施例的高速傅里叶变换装置由于仅与图1所示的实施例1的高速傅里叶变换装置和RAM地址生成部的内部构成及控制信号的一部分不同，在图29中，只表示RAM地址生成部205及控制部206。本实施例的高速傅里叶变换装置将图1中的构成的RAM地址生成部分105及控制部分106用图29所示的RAM地址生成部分205及控制部分206置换。通过蝶形运算部分103、算子生成部分104、RAM地址生成部分205、控制部分206，以及第一及第二数据选择部分121、122构成FFT处理部分。
图29所示的本实施例RAM地址生成部205与图1所示的实施例1RAM地址生成部105不同，在第一及第二可变位反向部113、114的前段，设置地址选择部分215。
输入输出地址生成部111是将输入输出用定时信号DCN作为输入，生成输出输入输出用临时地址DAD。另一方面，蝶形地址生成部分112将蝶形运算用定时信号BCN及蝶形运算用步骤信号BST作为输入，生成输出蝶形运算用临时地址BAD。这些动作与实施例1同样。
地址选择部分215由输入输出地址生成部111输出的输入输出用临时地址DAD及由蝶形地址生成部112输出的蝶形运算用临时地址BAD作为输入，根据RAM选择信号RSL一方面作为第一RAM101的临时地址，另一方面，作为第二RAM102的临时地址选择输出。
第一可变位反向部113是对由地址选择部分215输出的第一RAM101的临时地址，通过由控制部206输出的第一RAM用位反向信号RBR0进行指示次数的位反向，作为第一RAM101的实际地址输出。一方面，第二可变位反向部分114对由地址选择部分215输出的第二RAM用位反向信号RBR1进行指示次数的位反向，作为第二RAM102的实际地址输出。
因此，在本实施例的高速傅里叶变换装置中也进行与实施例1实质同样的RAM地址的指定。
图30是控制部分206生成的第一RAM用位反向信号RBR0及第二RAM用位反向信号RBR1和第一及第二RAM101、102(RAM#0，RAM#1)工作关系的的时间图。与实施例1同样最大位反向次数为Rmax，第二RAM用位反向信号RBR1由0到Rmax巡回更新，第一RAM用位反向信号RBR0是由第二RAM用位反向信号RBR1开始1个符号期间延迟由0到Rmax巡回更新。并且，第一及第二RAM101、102交替反复进行数据输入输出及蝶形运算。
通过以上构成，可实现与实施例1同样的动作，能够得到与实施例1同样的效果。
(实施例3)
下面，参照附图，说明本发明的实施例3。
图31是本发明的实施例3的高速傅里叶变换的构成框图。与图1所示的实施例1的高速傅里叶变换装置不同的是具有以下功能，即：RAM地址生成部305没有设置可变位反向部分，代替的蝶形运算部303通过时间离隔方法对蝶形运算增加由频率间隔方法进行蝶形运算。
在本实施例中，每次把通过时间间隔方法用蝶形运算的高速傅里叶变换和通过频率间隔方法用蝶形运算的高速傅里叶变换用符号交替进行。时间间隔方法和频率间隔方法作为高速傅里叶变换是等效的，输入数据的顺序和输出数据的顺序的关系是对称的。本实施例利用此点，交替进行时间间隔方法和频率间隔方法，因此，不需要数据的表式替换。
在图31中，303是蝶形运算部分，通过频率间隔方法进行蝶形运算的频率间隔运算部分341、通过时间间隔方法进行蝶形运算的时间间隔运算部分342以及具有根据由控制部分306供给的间隔方法转换信号TSL的频率间隔运算部分341以及时间间隔运算部分342的运算结果中的任何一个选择输出的选择电路343。304是通过时间间隔方法或是频率间隔方法用蝶形运算生成算子的算子生成部分。305是为控制第一及第二RAM101、102生成地址的RAM地址生成部。在图31中，具有与图1同一功能的带同一符号的部分，省略其详细说明。通过蝶形运算部分303，算子生成部分304，RAM地址生成部分305，控制部分306，以及第一及第二数据选择部分121、122，构成FFT处理部分。
由以上构成的本实施例的高速傅里叶变换装置与第一实施例同样，用二个RAM101、102中的一个进行第偶数次的符号的高速傅里叶变换，用另一个进行第奇数次的符号的高速傅里叶变换。
为了不用数据的表式替换，实现符号输入和二个前符号输出的重叠，在实施例1及实施例2通过可变位反向每次更新RAM地址符号，在本实施例每次交替进行通过时间间隔方法的蝶形运算和通过频率间隔方法的蝶形运算的符号，控制蝶形运算部分。
图32是作为高速傅里叶变换算法的一例，表示基数2的时间间隔方法及频率间隔方法的信号流程图。同图中，(a)是表示基数2的时间间隔法，(b)是表示基数2的频率间隔方法，同是采样数N＝8时的信号流程图。在用图32(a)所示基数2的时间间隔方法，输入数据X(j)的索引由上开始j＝0，4，2，6…时，输出数据X(j)的索引由上开始j＝0，1，2，3…为升序。一方面，在如图32(b)所示用频率间隔方法，将输入数据x(j)的索引在图32(a)所示时间间隔方法中的输出数据一起由上开始j＝0，1，2，3…为升序，输出数据X(j)的索引由上开始为j＝0，4，2，6…，与图32(a)所示，在时间间隔方法中的输入数据一致。也就是说，在频率间隔方法中，输入数据及输出数据的顺序与时间间隔方法中输出数据及输入数据的顺序一致。
图33是本实施例中RAM间数据传送的一例的图，交替地进行时间间隔方法和频率间隔方法成每个符号时的RAM间数据传送。图33是表示当采样数N＝8时的情况，表示二个RAM101、102中的一个RAM。
在图33中，在FFT处理[i]，进行用时间间隔方法的蝶形运算，在FFT处理[i+2]，进行用频率间隔方法的蝶形运算。如图33所示，交替进行用时间间隔方法的蝶形运算和频率间隔方法的蝶形运算，用时间间隔方法的蝶形运算(FFT处理[i])的输出数据X(J)的顺序和用频率间隔方法的蝶形运算(FFT处理[i+2])的输入数据x(j)的顺序是一致的，同时，由于用频率间隔方法的蝶形运算(FFT处理[i+2])的输入数据X(j)的顺序和用时间间隔方法的蝶形运算(FFT处理[i+2]的输出数据X(j)的顺序是一致的，所以，各FFT处理的输出数据和下一个的FFT处理的输入数据的顺序是一致的。因此，各FFT处理的输出数据X(k)的读出地址和下一个FFT处理的输入数据x(k)的写入地址为同一地址。由此，读出FFT处理的输出数据X(k)后，可对同一地址存储下一个FFT处理的输入数据x(k)，因此可实现符号输入和二个前符号输出的重叠。
如以上说明的那样，根据本实施例，通过每次把用时间间隔方法的蝶形运算和用频率间隔方法的蝶形运算用符号交替进行，在一个符号的输出数据和下一个符号的输入数据中，表示符号中的顺序的索引是通用数据，可存储于RAM的同一地址。也就是说，读出RAM中的一个符号的输出数据之后，可在同一地址写入下一个符号的输入数据，读出输出数据之后的RAM的空区域，可作为输入缓冲器存储下一个符号的输入数据，因此，不需要输入缓冲用RAM。所以，用第一RAM进行连续多个符号中第偶数次的符号处理的同时，用第二RAM进行第奇数次符号的处理，通过适当转换RAM，可由二个RAM构成。
(实施例4)
下面，参照附图，说明本发明的实施例4。
图34是本发明的实施例4的高速傅里叶变换装置的构成图。在图34中，401是存储输入输出数据及蝶形运算时的中间数据的RAM；402是蝶形运算及进行RAM401的地址计算的CPU；403、404是为连接RAM401和CPU402的总线，403是地址总线，404是数据总线。
在本实施例中，将RAM401的存储区域分成2个存储区域405、406，在二个存储区域405，406中，用一个进行第偶数次的符号的高速傅里叶变换，用另一个进行第奇数次的符号的高速傅里叶变换。CPU402生成对RAM401的二个存储区域405，406存储输入输出数据及蝶形运算时的中间数据的地址。并且，CPU402是由RAM401读出的数据作为输入进行蝶形运算，运算结果对RAM401输出。
由以上构成，可实现与实施例1的高速傅里叶变换装置同样的作用。在本实施例中，将RAM的存储区域分成第一和第二存储区域，分别用第一和第二存储区域，进行连续多个符号中的第偶数次和第奇数次的高速傅里叶变换，可削减RAM的存储容量。
还有，在实施例1～3中，为存储输入输出数据及运算时的中间数据具有二个RAM，与实施例4同样，也可以将一个RAM分成二个存储区域。
并且，在实施例1及实施例2中，作为高速傅里叶变换算法使用时间间隔方法，但也可使用频率间隔方法。在使用频率间隔方法时，通过蝶形运算部分变更运算的同时，如通过可变位反向部分在位反向中变更地址位的分组为好。
并且，在实施例1及实施例2中，在RAM地址生成部分具有二个可变位反向部分，但设一个可变位反向部分，分开处理输入输出用地址和蝶形运算用地址的位反向处理为好。
还有，在实施例1～3中，具有二个为存储输入输出数据及运算时的中间数据的二个RAM，但在本发明中，RAM的个数不仅限于二个，一个或三个以上都可。
(适用于高速傅里叶反变换)
还有，本发明不仅在高速傅里叶反变换中，各实施例中的高速傅里叶变换时也同样可以实施。
在高速傅里叶变换的算法中仅变换一部分的运算即可实现高速傅里叶反变换的算法。例如，将作为高速傅里叶反变换一例的基数4×2时间间隔方法，如图4所示，用与高速傅里叶变换算法同样的信号流程图表示。但是，运算部分的算式的一部分与高速傅里叶变换算法不同。
图35是图4的信号流程图表示高速傅里叶反变换算法时，表示运算单元图。在高速傅里叶反变换算法中，如图35所示，各运算根据下面的算式进行。还有，在图5的高速傅里叶变换中的运算部分的各算式不同的地方下面划了线。
<基数4蝶形运算>
X0＝X0+X1+X2+X3
X1＝X0+j·X1-X2-j·X3
X2＝X0-X1+X2-X3
X3＝X0-j·X1-X2+j·X3
<基数2蝶形运算>
X0＝X0+X1
X1＝X0-X1
<算子乘法>
Y＝y·Wi
W＝ej·2π/N
因此，在实施例1及实施例2中，在蝶形运算部分103及算子生成部分104中运算的变更，在实施例3中，蝶形运算部分303以及算子生成部分304中运算的变更，实施例4中，用CPU402进行蝶形运算及算子乘法的变更，由此，可实施在本发明中的高速傅里叶反变换。在这种情况下，例如，在实施例1中，通过蝶形运算部分103算子生成部分104，RAM地址生成部分105，控制部分106以及第一及第二数据选择部分121、122，进行用蝶形运算的高速傅里叶反变换，构成IFFF处理部分。
(适用OFDM接收·发送装置)
还有，本发明的高速傅立叶变换装置，用于如OFDM接收装置中。图36是本发明的高速傅立叶变换装置具有的OFDM接收装置的构成框图。在该OFDM接收装置中，本发明的高速傅立叶变换装置作为高速傅立叶变换部分12使用。数字解调部分11通过将输入的OFDM信号数字解调变换基本频带信号，高速傅立叶变换部分12对由数字解调部分11输出的基本频带信号进行高速傅立叶变换。OFDM信号是用有相互正交关系的多个载波的调制信号，通过高速傅立叶变换，译码各载波的复数数据。也就是说，高速傅立叶变换部分12的输出相当译码的各载波的复数数据。错误更正，反交叉存取反变换部分13是对高速傅立叶变换部分12的输出规定的错误更正，反交叉存取反变换进行处理，译码接收数据。由于作为高速傅立叶变换部分12适用于本发明的高速傅立叶变换装置，因此，对高速傅立叶变换部分12削减需要的存储容量，可实现OFDM接收装置整个的低成本化。
同样，本发明的高速傅立叶反变换装置被用于例如OFDM发送装置中。图37所示是具有本发明的高速傅立反变换装置的OFDM发送装置的构成框图，在该OFDM发送装置中，本发明的高速傅立叶反变换装置是作为高速傅立叶反变换部分22而使用的。图37所示的OFDM发送装置是为生成OFDM信号，如图36所示OFDM接收装置进行逆处理。也就是说，符号化·交叉存取变换部分21是对发送数据规定的错误更正用符号化·交叉存取变换进行处理，生成各载波的复数数据。高速傅立叶反变换部分22是对各载波的复数数据进行高速傅立叶反变换，数字调制部分进行高速傅立叶反变换部分22的输出的频率变换，生成OFDM信号。作为高速傅立叶反变换部分22适用本发明的高速傅立叶反变换装置，因此，高速傅立叶反变换部分22削减需要的存储容量，可实现OFDM发送装置整个的低成本化。
根据本发明，利用变化在每个符号上地址的位反向的次数，进行RAM存取，由于在一个符号的输出数据和下一个符号的输入数据中表示符号中顺序的索引是通用数据，可存储于RAM的同一地址，所以，不需要数据的表式替换，可实现符号输入和输出的重叠。