显示装置 【技术领域】
本发明涉及文字及图像等的显示装置，特别涉及一种能按照数字信号进行灰度显示的显示装置。
背景技术
个人电脑、电视接收机、手提电话及手提信息终端装置等的显示屏可采用具有用作显示像素的液晶元件、电致发光(EL)元件的显示装置。这类显示装置与传统类型的显示装置相比，在低功耗化、小型轻量化方面具有很大的优点。
含液晶元件或EL元件的像素按照施加电压(下面也将施加在像素上的电压称作显示电压)的电平不同，其显示亮度发生变化。所以在这些像素中，通过分级设定来使显示电压也能对应于中间亮度，就可以进行灰度显示。一般采用这样的结构，即响应对用以表示灰度级显示亮度的多位数字信号的解码结果来设定显示电压。
因此，在可显示灰度的显示装置中需要用于解码数字信号和识别所指示的灰度级亮度的解码电路。一般，在该解码电路中需要许多用于解码地晶体管开关，因此缩小解码电路的规模成为课题。
为了解决以上课题，例如在特开2001-34234号公报(第8～9图)中公开了一种称作所谓“联赛”方式的解码电路的结构。
在所公开的这种方式中，一种在由N位(N：2以上的整数)数字信号表示2N等级的灰度级亮度时，在可分别产生2N等级的灰度级电压的结点和产生显示电压的结点之间串联N个N-MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管的解码电路的结构及在灰度级电压的传送通路中减少所串联的N-MOS晶体管数量的解码电路的结构。
【发明内容】
在上述公报的图8所示的解码电路的结构中虽然可以使解码电路的面积小型化，但是有必要补偿起因于N-MOS晶体管的阈值电压的电压下降。为此构成解码电路的N-MOS晶体管的栅极电压相对于要传送的灰度级电压，需要设置得至少高出一个阈值电压的程度。
结果由于栅极电压的振幅增大，因此通过N-MOS晶体管的栅极和源极或者漏极之间的寄生电容所能传送的噪音振幅也增大，这样就出现了对于施加在像素上的显示电压的影响增大的问题。
另外在上述公报的图9所示的解码电路中，通过减少灰度级电压的传送通路中所包含的N-MOS晶体管的数目，可以拟制灰度级电压的电压下降。但相反地由于增大整个解码电路中所需的晶体管的数目，在电路小型化和制造合格率方面会产生问题。
本发明的目的在于解决以上问题，提供一种设有耐噪音性高、且电路面积小的解码电路的、可进行灰度显示的图像显示装置。
【解决课题的手段】
本发明的显示装置是一种根据N位(N：2以上的整数)的数字信号进行灰度显示的显示装置，它设有按照所施加的显示电压而显示亮度的像素、分别在2N个电压结点中生成2N个等级的灰度级电压的灰度级电压生成电路和按照数字信号选择2N个分级电压之一、并将所选择的分级电压作为显示电压输出到输出结点中的解码电路。解码电路含有2N个分别对应于2N个灰度级电压而设定的解码单元，各解码单元中设有：分别对应于数字信号的N位、串联连接在输出结点和对应的电压结点之间的第一导电型的N个第一场效应晶体管，以及分别对应于数字信号的N位、串联连接在输出结点和对应的电压结点之间的第二导电型的N个第二场效应型晶体管；第一和第二导电型是互为相反的导电型，N个第一场效应型晶体管和N个第二场效应型晶体管中各一个对应于数字信号的同一位的晶体管，在各自的控制电极上分别接受同一位和其反相位。
本发明的另一结构的显示装置是一种根据N位(N：2以上的整数)的数字信号进行灰度显示的显示装置，它设有按照所施加的显示电压而显示亮度的像素、分别在2N个电压结点中生成2N个等级的灰度级电压的灰度级电压生成电路和按照数字信号选择2N个灰度级电压之一、并将所选择的灰度级电压作为显示电压输出到输出结点的解码电路。解码电路含有2N个分别对应于2N个灰度级电压而设定的解码单元，各解码单元中设有：分别对应于数字信号的N位、串联连接在与第一电压电连接的第一控制结点和第二电压之间的第一导电型的N个第一场效应晶体管，分别对应于数字信号的N位、串联连接在与第二电压电连接的第二控制结点和第一电压之间的第二导电型的N个第二场效应型晶体管，连接在输出结点和对应的电压结点之间的、有与第二控制结点连接的控制电极的第一导电型的第三场效应晶体管，以及连接在输出结点和对应的电压结点之间的、有与第一控制结点连接的控制电极的第二导电型的第四场效应晶体管；第一和第二导电型是互为相反的导电型，N个第一场效应型晶体管和N个第二场效应型晶体管中各一个对应于数字信号的同一位的晶体管，在各自的控制电极上分别接受同一位和其反相位。
【附图说明】
图1是作为本发明实施例的显示装置的代表例而表示的液晶显示装置的整个结构的框图。
图2是表示包含EL元件的像素结构例的电路图。
图3是表示实施例1的解码电路结构的电路图。
图4是表示实施例2的解码电路第一结构例的电路图。
图5是表示实施例2的解码电路第二结构例的电路图。
图6是表示实施例2的解码电路第三结构例的电路图。
图7是表示按照实施例3的解码电路结构的电路图。
图8是表示图7所示的电阻结构例的电路图。
图9是表示图7所示的电阻结构例的电路图。
图10是表示构成本发明的解码电路的P型TFT和N型TFT结构例的结构图。
【符号说明】
10液晶显示装置；20液晶阵列部；25像素；26开关元件；27保持电容；28液晶显示元件；30栅驱动器；40源驱动器；50移位寄存器；52、54数据锁存电路；60灰度级电压生成电路；70、71、71#、72解码电路；75、76限流元件；77灰度级电压选通门；90绝缘体基板；95半导体膜；101、102、151、152漏区；103、153栅绝缘膜；104、154栅电极；105、106、155、156电极；D0～D5显示信号位；/D0～/D5反相位；DL、DL1、DL2数据线；DU(61)～DU(64)、DU解码单元；GL、GL1栅线；N1～N64灰度级电压结点；N61a#、N61b#、N62a#、N62b#、N63a、N63b、N63a#、N63b#、N64a、N64b、N64a#、N64b#连接结点；Nd、Nd1解码输出结点；Nc共用电极结点；Ng(64)、/Ng(64)控制结点；Np像素结点；SIG显示信号；T0a(j)～T5a(j)、78a、79a、80a N型晶体管(j：自然数)；T0b(j)～T5b(j)、78b、79b、80b P型晶体管(j：自然数)；V1～V64灰度级电压。
【具体实施方式】
下面参照附图详细说明本发明的实施例。再有，在图中同一符号表示相同部分或相当部分。
[实施例1]
图1是表示作为本发明实施例的显示装置的代表例的液晶显示装置10的整个结构的框图。
参照图1，本发明实施例的液晶显示装置10包括液晶阵列部20、栅驱动器30和源驱动器40。
液晶阵列部20包含多个以行和列形状排列的像素25。分别与像素的行(下面也称为“像素行”)对应而配置栅线GL，分别与像素的列(下面也称为“像素列”)对应而分别设置数据线DL。在图1中以第一行的第一列和第二列的像素以及与之对应的栅线GL1和数据线DL1、DL2为代表进行表示。
每个像素25都包含设置在对应的数据线DL与像素结点Np之间的开关元件26以及并联在像素结点Np与共用电极结点Nc之间的保持电容27、液晶显示元件28。根据像素结点Np与共用电极结点Nc之间的电压差，液晶显示元件28中的液晶的取向性变化，响应此变化液晶显示元件28的显示亮度也发生变化。因此，根据经由数据线DL和开关元件26传送到像素结点Np的显示电压，就能够控制每个像素的亮度。开关元件26例如由N型场效应晶体管构成。
也就是说，通过在像素结点Np与共用电极结点Nc之间施加对应于最大亮度的电压差与对应于最小亮度的电压差之间的中间电压差，就能够获得中间亮度。即通过分级设定显示电压，就能获得灰度级亮度。
按照规定的扫描周期，栅驱动器30依次激活栅线GL。开关元件26的栅极与对应的栅线GL连接。因此，在对应的栅线GL激活(H电平)期间像素结点Np与对应的数据线DL连接。开关元件26通常由与液晶显示元件28同一块绝缘基板(玻璃基板、树脂基板等)上形成的TFT(Thin-Film Transistor：薄膜晶体管)元件组成。传送到像素结点Np中的显示电压通过保持电容27保持。
或者，图1中的像素25也能由图2所示的含有EL元件的像素置换。
参照图2，像素25#包含开关元件26、保持电容27#、EL显示元件28#和电流驱动晶体管29。与像素25一样，开关元件26也设置在对应的数据线DL与像素结点Np之间，其栅极与对应的栅线GL连接。保持电容27#连接在像素结点Np与电压VDD之间。EL显示元件28#和电流驱动晶体管29串联在电压VDD与电压VSS之间。电流驱动晶体管29例如由P型场效应晶体管构成。开关元件26和电流驱动晶体管29通常在与EL显示元件28#同一块的绝缘基板上形成。
在对应的栅线GL的激活(H电平)期间，开关元件26使像素结点Np与数据线DL连接。因此，在数据线DL上的显示电压被传送到像素结点Np上。像素结点Np的电压通过保持电容27#而保持。
电流驱动晶体管29具有与像素结点Np相连接的栅极，对应于像素结点Np的电压的电流Ie1供给EL显示元件28#。EL显示元件28#的显示亮度按照所供给的通过电流Ie1而变化。因此，在像素25#中，也能通过分级设定在像素上施加的显示电压，分灰度级地设定EL显示元件的亮度。
从下面说明可知，本发明的应用对象是根据施加于每个像素的显示电压而能显示中间亮度的显示装置中的周边电路，特别是解码电路的结构。因此，在下面说明的本发明的实施例中，作为显示装置的代表例而采用的液晶显示装置中如果用包含EL元件的像素25#置换包含液晶显示元件的像素25，就能够采用同样结构的周边电路，构成按照本发明的用EL元件进行显示的显示装置。
再参照图1，源驱动器40将通过N位的数字信号即显示信号SIG而分级设定的显示电压输出到数据线DL上。下面在本实施例中以N＝6，即显示信号SIG由显示信号位D0～D5构成时的结构为代表进行说明。
按照6位的显示信号SIG，在每个像素中都能进行26＝64级的灰度显示。另外如果一个彩色显示单元由R(Red：红)、G(Green：绿)、B(Blue：蓝)各一个像素形成，则能显示约26万种颜色。
源驱动器40包括移位寄存器50，数据锁存电路52、54，灰度级电压生成电路60，解码电路70，以及模拟放大器80。
显示信号SIG，对应于每个像素25的显示亮度串行地生成。即每个定时的显示信号位D0～D5表示液晶阵列部20上的一个像素25的显示亮度。
以与显示信号SIG的设定被切换的规定周期同步的定时，移位寄存器50向数据锁存电路52发出取出显示信号位D0～D5的指示。数据锁存电路52将串行产生的一个像素行的显示信号SIG顺序取出并保持。
在一个像素行的显示信号SIG由数据锁存电路52取出的定时，响应锁存信号LT的激活，数据锁存电路52中锁存的显示信号群传送到数据锁存电路54中。
灰度级电压生成电路60由串联在高电压VH和低电压VL之间的64个分压电阻构成，在灰度级电压结点N1～N64中分别产生64个等级的灰度级电压V1～V64。
解码电路70对数据锁存电路54中锁存的显示信号进行解码，并基于该解码选择灰度级电压V1～V64。解码电路70将所选择的灰度级电压(V1～V64之一)作为显示电压在解码输出结点Nd中生成。在本实施例中，解码电路70基于数据锁存电路54中锁存的显示信号，并联地输出1行的显示电压。再有，在图1中以对应于第一列和第二列的数据线DL1、DL2的解码输出结点Nd1、Nd2为代表进行表示。
模拟放大器80将分别对应于输出到解码输出结点Nd1、Nd2、…的显示电压的模拟电压分别输出到数据线DL1、DL2、…中。
再有，在图1中作为例子表示了栅驱动器30、源驱动器40与液晶阵列部20一体形成的液晶显示装置10的结构，但是栅驱动器30和源驱动器40也可以设计成液晶阵列部20的外部电路。
下面，详细说明解码电路的结构。
图3是表示图1所示的实施例1的解码电路结构的电路图。
在图3中仅以对应于解码输出结点Nd1的结构中对应于灰度级电压V64与V63的部分的结构为代表进行表示。
参照图3，实施例1的解码电路70包括对应于灰度级电压V64的解码单元DU(64)和对应于灰度级电压V63的解码单元DU(63)。
解码单元DU(64)包括串联在灰度级电压结点N64和解码输出结点Nd1之间的N型场效应晶体管T0a(64)～T5a(64)和串联在灰度级电压结点N64和解码输出结点Nd1之间的P型场效应晶体管T0b(64)～T5b(64)。而在下面分别将N型场效应晶体管和P型场效应晶体管简称为N型晶体管和P型晶体管。
在N型晶体管T0a(64)～T5a(64)的栅极上分别输入显示信号位D0～D5。而在P型晶体管T0b(64)～T5b(64)的栅极上分别输入显示信号位D0～D5的反相位/D0～/D5。
结果，当显示信号位(D0、D1、D2、D3、D4、D5)＝(1、1、1、1、1、1)时，解码单元DU(64)中的N型晶体管T0a(64)～T5a(64)和P型晶体管T0b(64)～T5b(64)全部导通，灰度级电压结点N64的灰度级电压V64传送到解码输出结点Nd1上。
同样地，解码单元DU(63)包括串联在灰度级电压结点N63和解码输出结点Nd1之间的N型晶体管T0a(63)～T5a(63)和串联在灰度级电压结点N63和解码输出结点Nd1之间的P型晶体管T0b(63)～T5b(63)。
在N型晶体管T0a(63)～T5a(63)的栅极上分别输入显示信号位D0的反相位/D0和显示信号位D1～D5。而在P型晶体管T0b(63)～T5b(63)的栅极上分别输入显示信号位D0和显示信号位D1～D5的反相位/D1～/D5。
结果，当显示信号位(D0、D1、D2、D3、D4、D5)＝(0、1、1、1、1、1)时，解码单元DU(63)中的N型晶体管T0a(63)～T5a(63)和P型晶体管T0b(63)～T5b(63)全部接通，灰度级电压结点N63的灰度级电压V63传送到解码输出结点Nd1上。
对于灰度级电压V1～V62虽然图中未表示，但是也分别可配置同样结构的解码单元。另外，使显示信号位(D0、D1、D2、D3、D4、D5)＝(0、0、0、0、0、0)的状态与灰度级电压V1对应，使显示信号位(D0、D1、D2、D3、D4、D5)＝(1、1、1、1、1、1)的状态与灰度级电压V64对应，对应于显示信号位D0～D5的增量，使灰度级电压从灰度级电压V1向V64一级级地变化。因此对应于显示信号位D0～D5，可以有选择地将灰度级电压V1～V64中之一输出到解码输出结点Nd1上。在解码电路70中虽然图中未表示，但对于其它的解码输出结点Nd也分别配置同样的结构。
如上所述，按照实施例1的解码电路70成为在灰度级电压V1～V64的各传送通路上，并联相同数目的N型晶体管和P型晶体管，而且与显示信号位D0～D5中同一位对应的各一个N型晶体管和P型晶体管，具有分别在栅极上接收该同一位和其反相位而被驱动的结构。
因此，在对应的N型晶体管和P型晶体管之间，通过栅极和源极或漏极之间的寄生电容叠加在灰度级电压上的噪音的因极性相反而相互抵消。结果是能够拟制按照传统技术的解码电路中成为问题的显示电压上的噪音，提高显示精度。
[实施例2]
图4是表示实施例2的解码电路71A的第一结构例的电路图。在按照实施例2的结构中仅将图1所示的液晶显示装置10中解码电路70置换为解码电路71A(71B、71C)，其它部分的结构相同。
参照图4，实施例2的第一结构例的解码电路71A，在图3所示的解码电路70的结构的基础上，在相邻的解码单元之间，为了共有在栅极上以相同极性接收对应的显示信号位的N型晶体管群的通路，这些N型晶体管的连接结点中的一个结点之间被电连接。
同样地，在相邻的解码单元之间，为了共有在栅极上以相同极性接收对应的显示信号位的P型晶体管群的通路，这些P型晶体管的连接结点中的一个结点之间被电连接。
例如，解码单元DU(64)中的N型晶体管T0a(64)与T1a(64)之间的连接结点N64a和解码单元DU(63)中的N型晶体管T0a(63)与T1a(63)之间的连接结点N63a被电连接。在连接于连接结点N64a与解码输出结点Nd1之间的N型晶体管T1a(64)～T5a(64)的各自的栅极上分别输入显示信号位D1～D5，在连接于连接结点N63a与解码输出结点Nd1之间的N型晶体管T1a(63)～T5a(63)的各自的栅极上分别输入与N型晶体管T1a(64)～T5a(64)极性相同的显示信号位D1～D5。
由此，使各自的栅极由相同极性的显示信号位D1～D5分别驱动的N型晶体管T1a(64)～T5a(64)及T1a(63)～T5a(63)产生的各自的通路被并联，能够降低灰度级电压结点N63、N64和解码输出结点Nd1之间的电阻。
同样地，解码单元DU(64)中的P型晶体管T0b(64)与T1b(64)之间的连接结点N64b和解码单元DU(63)中的P型晶体管T0b(63)与T1b(63)之间的连接结点N63b被电连接。在连接于连接结点N64b与解码输出结点Nd1之间的P型晶体管T1b(64)～T5b(64)的各自的栅极上分别输入显示信号位D1～D5的反相位/D0～/D5，在连接于连接结点N63b与解码输出结点Nd1之间的P型晶体管T1b(63)～T5b(63)的各自的栅极上分别输入与P型晶体管T1b(64)～T5b(64)极性相同的反相位/D1～/D5。
由此，使各自的栅极由相同极性的显示信号位(反相位/D1～/D5)分别驱动的P型晶体管T1b(64)～T5b(64)及T1b(63)～T5b(63)形成的各自的通路被并联，能够降低灰度级电压结点N63、N64和解码输出结点Nd1之间的电阻。
在对应于其它的灰度级电压V1～V62的解码单元中，虽然图中未表示，但也同样地设置，为了将相邻的解码单元之间由相同极性的显示信号位驱动栅极的晶体管群相对于解码输出结点Nd1并联，而将中间的连接结点之间电连接。
通过采用这样的结构，在解码电路71A中能够降低灰度级电压传送通路的电阻，缩短灰度级电压的传送时间。结果，加上按照实施例1的解码电路产生的效果，就能够缩短显示电压写入像素所需要的时间，实现动作高速化。
再有，在图4的结构例中所表示的是并联连接由相同极性的显示信号位驱动栅极的晶体管群形成的全部通路的结构，但是仅将该通路的一部分进行并联的结构也是可以的。例如，也可以采用不是在如图4所示的连接结点N64a和N63a之间，而是在N型晶体管T2a(64)与T3a(64)之间的连接结点和N型晶体管T2a(63)与T3a(63)之间的连接结点之间进行电连接的结构。
图5是表示实施例2的解码电路第二结构例的电路图。
参照图5，实施例2的第二结构例的解码电路71B，在图3所示的解码电路70的结构的基础上，在分别对应于选择时上位的显示信号位D2～D5的电平共同的4个灰度级电压的解码单元之间，将对应于该显示信号位D2～D5的N型晶体管形成的通路和P型晶体管形成的通路分别并联，形成灰度级电压的传送通路。
也就是，在分别与选择时以D2～D5(D2、D3、D4、D5)＝(1、1、1、1)而具有共同显示信号位的灰度级电压V61～V64对应的解码单元DU(61)～DU(64)之间，将N型晶体管T1a(64)与T2a(64)之间的连接结点N64a#、N型晶体管T1a(63)与T2a(63)之间的连接结点N63a#、N型晶体管T1a(62)与T2a(62)之间的连接结点N62a#和N型晶体管T1a(61)与T2a(61)之间的连接结点N61a相互电连接。
同样地，将P型晶体管T1b(64)与T2b(64)之间的连接结点N64b#、P型晶体管T1b(63)与T2b(63)之间的连接结点N63b#、P型晶体管T1b(62)与T2b(62)之间的连接结点N62b#和P型晶体管T1b(61)与T2b(61)之间的连接结点N61b相互电连接。
在对应于其它的灰度级电压V1～V60的解码单元中，虽然图中未表示，也同样地，为了将每四个解码单元之间通过相同极性的显示信号位驱动栅极的晶体管群相对于解码输出结点Nd1进行并联，在中间的连接结点之间相互电连接。
结果，在解码电路71B中能够进一步降低灰度级电压的传送通路的电阻，进一步缩短显示电压写入像素所需要的时间。
如此，在按照实施例2的解码电路中，为了将各解码单元之间其栅极由相同极性的显示信号位驱动的晶体管群并联，将N型晶体管之间的连接结点之一和P型晶体管之间的连接结点之一分别和至少一个其它解码单元中的N型晶体管之间的连接结点中的一个对应的结点与P型晶体管之间的连接结点中的一个对应的结点电连接。也就是说通过在任意数目的解码单元之间使中间的连接结点之间电连接，可以形成降低灰度级电压的传送通路的电阻的结构。
图6是表示实施例2的解码电路第三结构例的电路图。
参照图6，依据实施例2的第三结构例的71C，在图5所示的解码电路71B的结构的基础上，与图4所示的解码电路71A同样，在选择时共有显示信号位D0、D1的电平的相邻的解码单元之间对应于显示信号位D0、D1的通路被并联。
在图6中代表性地表示的解码单元DU(64)和DU(63)中，使连接结点N64a与N63a之间以及连接结点N64b与N63b之间再电连接。同样地，在解码单元DU(62)和DU(61)中使连接结点N62a与N61a之间以及连接结点N62b与N61b之间再电连接。也就是，在各解码单元中多个中间的连接结点分别和至少一个其它的解码单元中对应的连接结点电连接。
在对应于其它灰度级电压V1～V60的解码单元中，虽然图中未表示，也同样地，为了将每四个解码单元之间其栅极由相同极性的显示信号位驱动的晶体管群相对于解码输出结点Nd1并联，并且在每两个解码单元之间其栅极由相同极性的显示信号位驱动的晶体管群相对于解码输出结点Nd1进行并联，在中间的连接结点之间相互在多个位置电连接。
这样与图5所示的解码电路71B相比，由于对应于显示信号位D0、D1的通路的电阻被减少，因此能够进一步缩短显示电压写入像素所需要的时间。
[实施例3]
图7是表示实施例3的解码电路72的结构的电路图。在按照实施例3的结构中也仅将图1所示的液晶显示装置10中解码电路70置换为解码电路72，其它部分的结构相同。
在图7中仅以与解码电路72中解码输出结点Nd1对应的部分中的灰度级电压V64的结构为代表进行表示。
参照图7，实施例3的解码电路72中有：连接在电源电压Vdd与控制结点/Ng(64)之间的限流元件75、连接在电源电压Vdd与控制结点Ng(64)之间的限流元件76、串联在控制结点/Ng(64)与接地电压Vss之间的N型晶体管T0a(64)～T5a(64)、串联在控制结点Ng(64)与电源电压Vdd之间的P型晶体管T0b(64)～T5b(64)和灰度级电压选通门77。
与图3所示的解码电路70一样，在N型晶体管T0a(64)～T5a(64)各自的栅极上输入显示信号位D0～D5，在P型晶体管T0b(64)～T5b(64)各自的栅极上输入反相位/D0～/D5。
灰度级电压选通门77中有并联在灰度级电压结点N64与解码输出结点Nd1之间的N型晶体管78a和P型晶体管78b。N型晶体管78a的栅极连接在控制结点Ng(64)上，P型晶体管78b的栅极连接在控制结点/Ng(64)上。
选择灰度级电压V64，即显示信号位(D0、D1、D2、D3、D4、D5)＝(1、1、1、1、1、1)时，N型晶体管T0a(64)～T5a(64)和P型晶体管T0b(64)～T5b(64)的每一个都导通，因此控制结点Ng(64)和/Ng(64)分别被驱动至接地电压Vdd与电源电压Vss。结果，构成灰度级电压选通门77的N型晶体管78a和P型晶体管78b二者都导通，灰度级电压V64传送到解码输出结点Nd1。
另一方面，在不选择灰度级电压V64，即显示信号位(D0、D1、D2、D3、D4、D5)≠(1、1、1、1、1、1)时，N型晶体管T0a(64)～T5a(64)中的至少一个和P型晶体管T0b(64)～T5b(64)中的至少一个断开，因此控制结点Ng(64)和/Ng(64)分别设定在接地电压Vss与电源电压Vdd上。结果，构成灰度级电压选通门77的N型晶体管78a和P型晶体管78b二者都被截止，所以解码输出结点Nd1和灰度级电压结点N64(灰度级电压V64)隔离。
分别对于灰度级电压V1～V63设置同样的结构，在对应于灰度级电压Vj(j：1～63的整数)的N型晶体管T0a(j)～T5a(j)和P型晶体管T0b(j)～T5b(j)的各自的栅极上分别输入用于选择对应的灰度级电压Vj的显示信号位D0～D5或者其反相位/D0～/D5。灰度级电压选通门77连接在产生灰度级电压Vj的灰度级电压结点Nj与解码输出结点Nd1之间。
下面说明限流元件75、76的结构例子。
参照图8，限流元件75含有连接在电源电压Vdd与控制结点/Ng(64)之间的P型晶体管79b、串联在电源电压Vdd与接地电压Vss之间的P型晶体管80b和电阻元件81b。P型晶体管80b和电阻81b的连接结点与P型晶体管79b和80b的各栅极连接。电阻元件81b可以由薄膜电阻、晶体管的沟道电阻或者杂质扩散电阻等形成。
参照图9，限流元件76中设有：连接在接地电压Vss与控制结点Ng(64)之间的N型晶体管79a、串联在电源电压Vdd与接地电压Vss之间的N型晶体管80a和电阻元件81a。N型晶体管80a和电阻元件81a的连接结点与N型晶体管79a和80a的各个栅极连接。与电阻元件81b一样，电阻元件81a也可以由薄膜电阻、晶体管的沟道电阻或者杂质扩散电阻等形成。
另外作为图中的限流元件75、76也能采用电流镜结构等的恒流电路。
这样，在按照实施例3的解码电路中，由于串联在灰度级电压结点与解码输出结点之间的晶体管数目较少，因此能够进一步降低灰度级电压的传送通路的电阻。另外由于灰度级电压选通门77由一对N型晶体管和P型晶体管构成，因此在灰度级电压选通门77中不会产生电压下降。结果就能够拟制噪音对显示电压的影响，缩短显示电压写入像素所需要的时间。特别地，如果与特开平2001-34234号公报的图9所示的解码电路相比，能够不显著增加晶体管的配置数目而拟制显示电压(灰度级电压)的电压下降。
再有，构成实施例1～3的解码电路的P型和N型晶体管群与像素25中的开关元件一样，能够通过TFT元件形成。这样通过在与像素同一块绝缘基板(玻璃基板、树脂基板)上形成解码电路等驱动电路群，能使显示装置小型化，并能降低成本。
图10表示组成按照本发明的解码电路的P型TFT和N型TFT的结构例。
参照图10，P型TFT采用在绝缘基板90上形成的半导体膜95形成，它包括注入P型不纯物的源/漏区101、102、栅极104以及确保分别与源/区101、102进行电气连接的电极105、106。在半导体膜95和栅极104之间设置由SiO2等形成的栅绝缘膜103。
N型TFT采用多晶硅等半导体膜95形成，它包括注入n型不纯物的源/漏区151、152，栅极154，确保分别与源/漏区151、152进行电气连接的电极155、156以及LDD(Light-Doped Drain：轻微掺杂漏极)区160。与P型TFT一样，在半导体膜95和栅极154之间也设置栅绝缘膜153。由于通过设置LDD区160而缓和漏极区的电场，从而提高N型TFT的耐压。
与源区和漏区对应的电极105、106和155、156通常由铝等形成，栅电极104、154由铬等形成。另外作为图10所示的结构例子的TFT元件可以采用与构成像素的TFT元件相同的工序制造，因此详细的制造方法的说明在此省略。
应该认为本次公开的实施例在所有方面都是作为例子而说明的，因此不应认为是对本发明的限制。本发明的范围不是由上述说明而是由权利要求范围加以规定，意在包含一切与权利要求范围相当的以及该范围内的变更。
【发明的效果】
如上所述，在本发明中对数字信号进行解码而产生显示电压的解码电路内的灰度级电压的传送通路上并联导电型相反的数目相同的场效应晶体管。并且这些导电型相反的场效应晶体管中的每一个都在栅极(控制电极)上接收极性相反的信号而驱动。因此在这些导电型相反的场效应晶体管之间通过寄生电容而叠加在灰度级电压上的噪音成为相反的极性而相互抵消。结果能够拟制显示电压上的噪音，提高显示精度。
并且，在解码电路内的灰度级电压的传送通路上由于串联的场效应晶体管的数目较少，并且并联导电型相反的场效应晶体管，因此能够减少该传送通路的电阻和该传送通路的中的电压下降。结果能够拟制噪音对显示电压的影响，缩短显示电压写入像素所需要的时间。特别是能够不大幅地增加场效应晶体管配置的数目，而拟制显示电压的电压下降。