移位寄存单元及驱动方法、栅极驱动电路和显示装置技术领域
本发明涉及显示装置领域，具体地，涉及一种移位寄存单元、
该移位寄存单元的驱动方法，一种包括该移位寄存单元的移位寄存
器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电
路的显示装置。
背景技术
图1中所示的是移位寄存单元的一部分，如图所示，所述移位
寄存单元包括上拉晶体管T1、存储电容C、时钟信号输入端CLK和
信号输出端OUT。在移位寄存单元的输出阶段，上拉晶体管T1导通
时，将通过时钟信号输入端CLK输入有效的信号输出至信号输出端
OUT。在移位寄存单元工作周期的某些阶段(例如，移位寄存单元的
复位阶段)，需要控制上拉晶体管T1截止，以避免在此阶段信号输
出端存在输出，需要使得上拉晶体管T1的栅源电压差为0。
但是，随着显示装置的使用，存在上拉晶体管T1无法正常截止
的情况，从而会导致异常显示。
发明内容
本发明的目的在于提供一种移位寄存单元、该移位寄存单元的
驱动方法，一种包括该移位寄存单元的移位寄存器、一种包括该移位
寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置。所述
移位寄存单元不会出现异常显示。
为了实现上述目的，作为本发明的一个方面，提供一种移位寄
存单元，所述移位寄存单元包括上拉模块、时钟信号输入端、存储模
块和信号输出端，所述上拉模块的输入端与所述时钟信号输入端电连
接，所述上拉模块的输出端与所述信号输出端电连接，所述存储模块
的一端与所述信号输出端电连接，其中，所述移位寄存单元还包括控
制电压信号输入端和漏电抑制模块，所述漏电抑制模块的输出端与所
述上拉模块的控制端相连，所述漏电抑制模块的第一输入端与所述控
制电压信号输入端相连，所述漏电抑制模块的第二输入端与所述存储
模块的另一端相连，当所述漏电抑制模块的控制端接收到有效电压信
号时，将所述漏电抑制模块的第二输入端与所述上拉模块的控制端导
通，当所述漏电抑制模块的控制端接收到无效电压信号时，将所述漏
电抑制模块的第一输入端与所述上拉模块的控制端导通，其中，当所
述上拉模块的控制端接收到的电压与所述上拉模块的输入端接收到
的电压的压差不大于预设值时，所述上拉模块的输入端和输出端导
通。
优选地，所述漏电抑制模块的控制端与所述漏电抑制模块的第
二输入端形成为一体且与所述存储模块的另一端相连。
优选地，所述漏电抑制模块包括第一开关元件和第二开关元件，
所述第一开关元件的控制端与所述漏电抑制模块的控制端相
连，所述第一开关元件的输入端与所述漏电抑制模块的第一输入端相
连，所述第一开关元件的输出端与所述漏电抑制抑制模块的输出端相
连，所述第一开关元件能够在所述第一开关元件的控制端接收到无效
电压信号时将所述第一开关元件的输入端和输出端导通；
所述第二开关元件的输入端与所述第一开关元件的控制端相
连，所述第二开关元件的输出端与所述第一开关元件的输出端相连，
所述第二开关元件能够在输入端接收到有效电压信号时将所述第二
开关元件的输入端和输出端导通。
优选地，所述第一开关元件包括薄膜晶体管，所述第一开关元
件的栅极形成为所述第一开关元件的控制端，所述第一开关元件的第
一极形成为所述第一开关元件的输入端，所述第一开关元件的第二极
形成为所述第一开关元件的输出端。
优选地，所述第二开关元件包括薄膜晶体管，所述第二开关元
件的栅极和该第二开关元件的第一极相连，并形成为所述第二开关元
件的输入端，所述第二开关元件的第二极形成为所述第二开关元件的
输出端。
优选地，所述上拉模块包括上拉晶体管，所述上拉晶体管的栅
极形成为所述上拉模块的控制端，所述上拉晶体管的第一极形成为所
述上拉模块的输入端，所述上拉晶体管的第二极形成为所述上拉模块
的输出端。
优选地，所述上晶体管为N型晶体管。
优选地，所述存储模块包括存储电容。
作为本发明的另一个方面，提供一种移位寄存器，所述移位寄
存器包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发
明所提供的上述移位寄存单元。
作为本发明的还一个方面，提供一种栅极驱动电路，所述栅极
驱动电路包括移位寄存器，其中，所述移位寄存器为本发明所提供的
上述移位寄存器。
作为本发明的又一个方面，提供一种显示装置，所述显示装置
包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述
栅极驱动电路。
作为本发明的再一个方面，提供一种移位寄存单元的驱动方法，
其特征在于，所述移位寄存单元为本发明所提供的上述的移位寄存单
元，所述驱动方法的每个工作周期都包括：
在充电阶段，向时钟信号输入端提供无效电压信号，向控制电
压信号输入端提供控制电压信号，向所述漏电抑制模块的控制端提供
有效电压信号；
在输出阶段，向所述时钟信号输入端提供有效电压信号，向所
述控制电压信号输入端提供控制电压信号，向所述漏电抑制模块控制
端提供有效电压信号；
在输出下拉阶段，向所述时钟信号输入端提供无效电压信号，
向所述控制电压信号输入端提供所述控制电压信号，向所述漏电抑制
模块的控制端提供无效电压信号，其中，
所述控制电压信号的极性与无效的时钟信号极性相同，且所述
控制电压信号的极性与无效的时钟信号的极性相同，且所述控制电压
信号的绝对值大于无效的时钟信号的绝对值。
优选地，当所述上拉模块包括所述上拉晶体管、且所述上拉晶
体管为N型晶体管时，通过所述时钟信号输入端输入的时钟信号的
低电平为-8V，通过所述控制电压信号输入端输入的控制电压信号为
-12～-16V。
在本发明所提供的移位寄存单元工作时，在输出拉低阶段，可
以通过控制电压信号输入端输入确保上拉模块断开的控制电压信号，
并通过漏电抑制模块将控制电压信号输入端输入的控制电压信号提
供至上拉模块的控制端，从而可以确保上拉模块的输入端与信号输出
端断开，以防止漏电流的产生。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一
部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本
发明的限制。在附图中：
图1是现有的移位寄存单元的一部分的示意图；
图2是本发明所提供的移位寄存单元的一部分的示意图；
图3是本发明所提供的移位寄存单元的一种具体实施方式的一
部分的示意图；
图4是本发明所提供的移位寄存单元在工作时，各个信号的时
序图。
附图标记说明
100：上拉模块200：存储模块
300：漏电抑制模块
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理
解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不
用于限制本发明。
在本方中，所谓的“有效电平信号”是指能够控制上拉模块的
输入端和输出端导通的信号，所谓的“无效电平信号”是指能够控制
上拉模块的输入端和输出端断开的信号。
作为本发明的一个方面，提供一种移位寄存单元，如图2所示，
所述移位寄存单元包括上拉模块100、时钟信号输入端CLK、存储模
块200和信号输出端OUT。上拉模块100的输入端与时钟信号输入
端CLK电连接，上拉模块100的输出端与信号输出端OUT电连接，
存储模块100的一端与信号输出端OUT电连接。其中，所述移位寄
存单元还包括控制电压信号输入端VGL和漏电抑制模块300，该漏
电抑制模块300的输出端与上拉模块100的控制端相连，漏电抑制模
块300的第一输入端与控制电压信号输入端VGL相连，漏电抑制模
块300的第二输入端与存储模块200的另一端相连。当漏电抑制模块
300的控制端接收到有效电压信号时，将漏电抑制模块300的第二输
入端与上拉模块100的控制端导通；当漏电抑制模块300的控制端接
收到无效电压信号时，将该漏电抑制模块300的第一输入端与上拉模
块100的控制端导通。其中，当上拉模块100的控制端接收到的电压
与上拉模块100的输入端接收到的电压的压差不大于预设值时，上拉
模块100的输入端和输出端导通。
当本发明所提供的移位寄存单元用于显示装置中时，可以向控
制电压信号输入端VGL提供一个控制电压信号。并且，存储模块200
的另一端形成为所述移位寄存单元的上拉节点PU。
当漏电抑制模块300的第一输入端与上拉模块100的控制端导
通时，控制电压信号输入端VGL与上拉模块100的控制端导通，此
时，可以通过控制电压信号输入端VGL输入一个无效电压信号，从
而可以使得上拉模块100的输入端和输出端断开。
当漏电抑制模块300的第二输入端与上拉模块100的控制端导
通时，上拉节点PU与上拉模块100的控制端导通。如果上拉节点
PU的电平足够高，那么上拉模块100的输入端和输出端则可以导通。
通过控制漏电抑制模块300的第一输入端与输出端导通的时间、
以及通过设计控制电压信号输入端VGL输入的控制电压信号的大
小，则可以实现控制上拉模块100的控制端接收到的电压，进而实现
控制上拉模块100的通断。
本发明所提供的移位寄存单元用于显示装置中，下面结合图4
中的信号时序图对本发明所提供的移位寄存单元的工作周期进行详
细的介绍。
当所述移位寄存单元工作时，向控制电压信号输入端VGL输入
控制电压信号，该控制电压信号的极性与无效的时钟信号的极性相
同，且控制电压信号的绝对值大于无效的时钟信号的绝对值。
容易理解的是，所述移位寄存单元包括信号输入端，在图4中，
IN表示的信号时序图即为通过所述信号输入端输入的信号的时序。
如图中所示，可以始终向控制电压信号输入端VGL输入
在预充电阶段t1，时钟信号输入端CLK输入的时钟信号为无效
电压信号，此时，通过信号输入端向储能模块200充入有效电压信号，
使得上拉节点PU的电位达到有效电压信号。在此阶段，可以向漏电
抑制模块200的控制端提供有效电压信号，从而将漏电抑制模块200
的第二输入端与上拉模块100的控制端导通，即，将上拉节点PU与
上拉模块100的控制端导通。由于上拉节点PU此时的电压为有效电
压，因此，上拉模块100的输入端和输出端导通，使得信号输出端
OUT输出无效的时钟信号。
在输出阶段t2，通过时钟信号输入端CLK输入有效的时钟信号，
输入端与存储模块200断开，在存储模块200的自举作用下，使得上
拉节点PU处的电压仍然为有效电压。在此阶段，向漏电抑制模块300
的控制端提供有效信号，使得漏电抑制模块300的第二输入端(即，
上拉节点PU)与上拉模块100的控制端导通，因此，上拉模块100
的控制端为有效电压，因此，漏电抑制模块300的第二输入端与上拉
模块100的控制端导通。因此，上拉模块100的输入端与信号输出端
OUT导通，使得信号输出端OUT输出有效的信号。
在输出拉低阶段t3，可以向漏电抑制模块300的控制端提供无
效电压信号，从而使得漏电抑制模块300的第一信号输入端与上拉模
块100的控制端导通，通过控制电压信号输入端VGL输入的控制电
压信号被输送至上拉模块100，从而可以确保上拉模块100的输入端
断开，防止上拉模块100的输入端也输出端之间出现影响正常输出信
号的漏电流，从而可以防止非正常显示的出现。
由此可知，在本发明所提供的移位寄存单元工作时，在输出拉
低阶段，可以通过控制电压信号输入端VGL输入确保上拉模块100
断开的控制电压信号，并通过漏电抑制模块300将控制电压信号输入
端VGL输入的控制电压信号提供至上拉模块100的控制端，从而可
以确保上拉模块100的输入端与信号输出端断开，以防止漏电流的产
生。
在本发明中，对漏电抑制模块300的具体结构并没有特殊的限
制。为了简化结构，优选地，如图2所示，漏电抑制模块300的控制
端与该漏电抑制模块300的第二输入端形成为一体，并且都与存储模
块200的另一端(即，上拉节点PU)相连。
在本发明中，对漏电抑制模块300的具体结构也没有特殊的限
制，例如，如图3中所示，漏电抑制模块300包括第一开关元件T3
和第二开关元件T2。
第一开关元件T3的控制端与存储模块200的控制端相连，第一
开关元件T3的输入端与控制电压信号输入端VGL相连，第一开关
元件T3的输出端与上拉模块100的控制端相连，第一开关元件T3
能够在该第一开关元件T3的控制端接收到无效电压信号时将该第一
开关元件T3的输入端和输出端导通。
第二开关元件T2的输入端与该第一开关元件T2的控制端相连，
第二开关元件T2的输出端与第一开关元件T3的输出端相连，第二
开关元件T2能够在其输入端接收到有效电压信号时将该第二开关元
件T2的输入端和输出端导通。
当接收到有效电压信号时，第一开关元件T3是截止的，第二开
关元件T2是导通的，当接收到无效电压信号时，第一开关元件T3
是导通的，第二开关元件T2是截止的。
作为本发明的一种优选实施方式，如图3中所示，第一开关元
件T3包括薄膜晶体管，第一开关元件T3的栅极形成为该第一开关
元件的控制端，第一开关元件T3的第一极形成为该第一开关元件T3
的输入端，第一开关元件T3的第二极形成为该第一开关元件T3的
输出端。
容易理解的是，当第一开关元件T3的控制端接收到有效电压信
号时，该第一开关元件T3的输入端和输出端之间是断开的，当第一
开关元件T3的控制端接收到无效电压信号时，该第一开关元件T3
的输入端和输出端导通。例如，当有效电压信号为高电平信号时，第
一开关元件T3可以为P型晶体管。
在本发明中，对第二开关元件T2的具体结构并没有特殊的限
制。例如，第二开关元件T2可以为二极管。当有效电压信号为高电
平信号时，第二开关元件T2的阳极与上拉节点PU相连，第二开关
元件T2的阴极与上拉模块100的控制端相连。
为了便于制作，优选地，第二开关元件T2可以包括薄膜晶体管，
第二开关元件T2的栅极和该第二开关元件T2的第一极相连，并形
成为该第二开关元件T2的输入端，第二开关元件T2的第二极形成
为该第二开关元件T2的输出端。第二开关元件T2的栅极和第一极
相连，形成为二极管连接。
容易理解的是，第二开关元件T2的栅极接收到有效电压信号
时，第二开关元件T2的输入端与输出端导通，当第二开关元件T2
接收到无效电压信号时，第二开关元件T2的输入端与输出端断开。
当有效电压信号为高电平信号时，第二开关元件T2则可以为N型晶
体管，当有效电压晶体管为低电平信号时，第二开关元件T2则可以
为P型晶体管。
由此可知，当第一开关元件T3和第二开关元件T2均为薄膜晶
体管时，二者的类型是不相同的。如果第一开关元件T3为P型晶体
管，第二开关元件T2则为N型晶体管。如果第一开关元件T3为N
型晶体管，第一开关元件T1则为P型晶体管。
在本发明中，对上拉模块100的具体结构并不做特殊的限制，
优选地，如图3中所示，上拉模块100可以包括上拉晶体管T1，该
上拉晶体管T1的栅极形成为上拉模块100的控制端，上拉晶体管T1
的第一极形成为上拉模块100的输入端，上拉晶体管T1的第二极形
成为上拉模块100的输出端。
如图3中所示，上拉晶体管T1的栅极与漏电抑制模块200的输
出端那项链，上拉晶体管T1的第一极与时钟信号输入端CLK相连，
上拉晶体管T1的第二极与信号输出端OUT相连。
在这种情况中，所述预设值则为上拉晶体管T1的阈值电压。
当上拉晶体管T1为N型晶体管时，理论上，当上拉晶体管T1
的栅源压差(即，上拉晶体管T1的栅极和第一极之间的压差)为0
时，上拉晶体管T1是截止的。为了避免漏电流的产生，可以将上拉
晶体管T1的控制端电压设置成更低的电压，从而可以使得上拉晶体
管T1的栅源压差小于0，从而可以确保上拉晶体管T1关闭，避免漏
电流的产生。
例如，通过时钟信号输入端CLK输入的时钟信号的低电平电压
为-8V时，可以向控制电压信号输入端VGL提供小于-8V的电压，
例如，可以向控制电压信号输入端VGL提供-16V～-12V之间的电压，
以确保上拉晶体管T1能够关闭。
作为本发明的一种实施方式，上晶体管T1为N型晶体管。相应
地，有效电压信号为高电平信号，无效电压信号为低电平信号。相应
地，第二开关元件T2可以是N型晶体管，第一开关元件T1可以是
P型晶体管。
在本发明中，对存储模块200的具体结构也没有特殊的限制，
只要能够在预充电阶段存储电荷、在输出阶段保证上拉节点PU的电
平处于有效电压即可。作为本发明的一种优选实施方式，存储模块
200包括存储电容C。存储电容C的一端形成为存储模块200的一端，
存储电容C的另一端形成为存储模块200的另一端。
作为本发明的另一个方面，提供一种移位寄存器，所述移位寄
存器包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发
明所提供的上述移位寄存单元。
作为本发明的还一个方面，提供一种栅极驱动电路，所述栅极
驱动电路包括移位寄存器，其中，所述移位寄存器为本发明所提供的
上述移位寄存器。
作为本发明的还一个方面，提供一种显示装置，所述显示装置
包括移位寄存器，其中，所述栅极驱动电路为本发明所提供的上述栅
极驱动电路。
作为本发明的还一个方面，提供一种移位寄存单元的驱动方法，
其中，一种移位寄存单元的驱动方法，其中，所述移位寄存单元为本
发明所提供的上述移位寄存单元，如图4所示，所述移位寄存单元的
每个工作周期都包括：
在充电阶段t1，向时钟信号输入端CLK提供无效电压信号，向
控制电压信号输入端提供控制电压信号，向所述漏电抑制模块的控制
端提供有效电压信号；
在输出阶段t2，向时钟信号输入端CLK提供有效电压信号，向
所述控制电压信号输入端提供控制电压信号，向所述漏电抑制模块控
制端提供有效电压信号；
在输出下拉阶段t3，向所述时钟信号输入端提供无效电压信号，
向所述控制电压信号输入端提供所述控制电压信号，向所述漏电抑制
模块的控制端提供无效电压信号，其中，
所述控制电压信号的极性与无效的时钟信号极性相同，且所述
控制电压信号的极性与无效的时钟信号的极性相同，且所述控制电压
信号的绝对值大于无效的时钟信号的绝对值。
下面结合图3中的具体电路结构描述本发明所提供的驱动方法。
如图3中所示，漏电抑制模块300包括P型的第一开关元件T3和N
型的第二开关元件T2，漏电抑制模块300的控制端和第二输入端形
成为一体，且与上拉节点PU相连。上拉模块100包括N型的上拉晶
体管T1，存储模块200包括存储电容C。
在充电阶段t1，向时钟信号输入端CLK提供无效电压信号，通
过信号输入端IN向存储电容C充电，使得上拉节点PU达到有效电
压，因此，第一开关元件T3截止，第二开关元件T2导通，从而将
上拉节点PU与上拉晶体管T1的栅极导通，进而使得上拉晶体管T1
的第一极与第二极导通，因此，在充电阶段，信号输出端OUT输出
时钟信号(即，无效电压信号)。
在输出阶段t2，通过信号输入端IN向存储电容C提供无效电压
信号，通过时钟信号输入端CLK提供有效电压信号，因此，存储电
容C发生自举作用，将上拉阶段PU的电位耦合至更高，第一开关元
件T3截止，第二开关元件T2导通，从而将上拉节点PU与上拉晶体
管T1的栅极导通，进而使得上拉晶体管T1的第一极与第二极导通，
因此，在输出阶段，信号输出端OUT输出时钟信号(即，有效电压
信号)。
在输出下拉阶段t3，通过信号输入端IN向存储电容提供无效信
号，通过时钟信号输入端CLK提供无效信号。由于在输出阶段t2，
存储电容C已经放电，因此，上拉节点PU的电位为电平，此时，第
一开关元件T3导通，第二开关元件T2截止，从而将控制电压信号
输入端VGL输入的控制电压提供至上拉晶体管T1的栅极。由于控
制电压信号VGL的极性与低电平的时钟信号相同，并且，控制电压
信号VGL的绝对值小于低电平的时钟信号的绝对值，因此，上拉晶
体管T1的栅极电压小于上拉晶体管的第一极电压，从而可以确保上
拉晶体管T1在此阶段彻底关闭，从而避免了漏电流的产生。
本领域技术人员应当理解的是，在移位寄存单元中，存在与时
钟信号输入端CLK输入的时钟信号相位互补的时钟信号输入端
CLKB，如何设置该时钟信号输入端CLKB是本领域技术人员所公知
的，这里不再赘述。
如上文中所述，当所述上拉模块包括所述上拉晶体管、且所述
上拉晶体管为N型晶体管时，优选地，通过所述时钟信号输入端输
入的时钟信号的低电平为-8V，通过所述控制电压信号输入端输入的
控制电压信号为-12～-16V。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用
的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术
人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和
改进，这些变型和改进也视为本发明的保护范围。