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1、(10)申请公布号 CN 103797538 A (43)申请公布日 2014.05.14 CN 103797538 A (21)申请号 201280043879.7 (22)申请日 2012.09.12 61/533,730 2011.09.12 US 61/533,745 2011.09.12 US 13/609,520 2012.09.11 US G11C 11/412(2006.01) G11C 11/418(2006.01) G11C 11/419(2006.01) G11C 8/16(2006.01) G11C 8/08(2006.01) (71)申请人 高通股份有限公司 地址 美。
2、国加利福尼亚州 (72)发明人 马尼什加尔吉 迈克尔泰坦潘 (74)专利代理机构 北京律盟知识产权代理有限 责任公司 11287 代理人 宋献涛 (54) 发明名称 用于存储器单元上的选择性字线升压的设备 (57) 摘要 本发明提供用于选择性地升高存储器单元阵 列中的字线WL电压的系统和方法。 所述方法依靠 若干实施例来最小化与 WL 升压方案相关联的能 量成本。 一个实施例产生瞬态电压升高， 而不是供 应DC电压升高。 可在循环基础上控制瞬态升压产 生且可在不存取所述阵列时停用瞬态升压产生。 另一实施例允许所述系统在本地、 在 WL 驱动器附 近且仅在需要所述瞬态电压升高的循环期间产生 所述。
3、瞬态电压升高。本地化的升压产生减少了需 要升高到较高电压的负载电容。另一实施例高效 地将所述瞬态升压分布给所述 WL 驱动器。 (30)优先权数据 (85)PCT国际申请进入国家阶段日 2014.03.10 (86)PCT国际申请的申请数据 PCT/US2012/054902 2012.09.12 (87)PCT国际申请的公布数据 WO2013/040061 EN 2013.03.21 (51)Int.Cl. 权利要求书 3 页 说明书 8 页 附图 6 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书8页 附图6页 (10)申请公布号 CN 103797。
4、538 A CN 103797538 A 1/3 页 2 1. 一种多端口静态随机存取存储器 SRAM 阵列， 其包括 ： 控制逻辑电路， 其用以接收瞬态升压 ； 以及 本地字线驱动器， 其用以在字线转变之后施加所述瞬态升压， 以增加字线电压的选定 部分。 2. 根据权利要求 1 所述的多端口 SRAM 存储器阵列， 其中所述控制逻辑电路包括 ： 用于所述 SRAM 存储器阵列的每一列的电压产生电路， 所述电压产生电路经配置以在 字线转变之后断言瞬态升压。 3. 根据权利要求 1 所述的多端口 SRAM 存储器阵列， 其中所述控制逻辑电路包括 ： 用于所述 SRAM 存储器阵列的每一列内的每一。
5、本地字线驱动器的电压产生电路， 所述 电压产生电路经配置以在字线转变之后断言瞬态升压。 4. 根据权利要求 3 所述的多端口 SRAM 存储器阵列， 其中所述电压产生电路包括 ： 多个门电介质耦合电容器 ； 充电区段， 其串联连接所述多个门电介质耦合电容器， 其中所述充电区段经配置以接 收至少一个升压控制信号， 且其中所述充电区段经配置以在为读取和写入操作指定的范围 内调整升压电平。 5. 根据权利要求 1 所述的多端口 SRAM 存储器阵列， 其进一步包括升压电路， 所述升压 电路经配置以在阵列级产生所述瞬态升压， 且进一步经配置以将所述瞬态升压分布到所述 本地字线驱动器。 6.根据权利要求。
6、1所述的多端口SRAM存储器阵列， 其中在所述本地字线驱动器处产生 所述瞬态升压。 7.根据权利要求6所述的多端口SRAM存储器阵列， 其中在循环基础上控制瞬态电压升 高产生。 8.根据权利要求6所述的多端口SRAM存储器阵列， 其中所述升压电路为电力多路复用 器 MUX。 9.根据权利要求6所述的多端口SRAM存储器阵列， 其中所述瞬态升压包括经配置以分 布到所述本地字线驱动器的至少两个输出电压。 10.根据权利要求6所述的多端口SRAM存储器阵列， 其中当不在存取储库阵列时， 停用 所述瞬态电压升高产生。 11. 根据权利要求 6 所述的多端口 SRAM 存储器阵列， 其中所述升压电路进一。
7、步包括第 一多路复用电路， 其经配置以选择储库阵列来启用以用于升压产生。 12. 根据权利要求 6 所述的多端口 SRAM 存储器阵列， 其中所述升压电路进一步包括第 二多路复用电路， 其经配置以确定是否产生所述瞬态升压。 13.根据权利要求12所述的多端口SRAM存储器阵列， 其中所述第二多路复用电路操作 地连接到所述第一多路复用电路， 且其中所述第一多路复用电路的输入包含储库选择信号 以及经反相的字节启用信号。 14. 一种用于多端口 SRAM 存储器阵列上的选择性字线升压的方法， 其包括 ： 接收用以触发升压定时操作的时钟信号 ； 产生选定瞬态升压 ； 将触发信号提供到储库阵列以触发储库。
8、阵列选择 ； 以及 权 利 要 求 书 CN 103797538 A 2 2/3 页 3 将所述选定瞬态升压分布到所述选定储库阵列。 15. 根据权利要求 14 所述的方法， 其进一步包括 ： 在控制逻辑电路处接收所述瞬态升压 ； 以及 在字线转变之后施加所述瞬态升压， 以增加本地字线电压驱动器所供应的字线电压的 选定部分。 16. 根据权利要求 14 所述的方法， 其进一步包括在字线转变之后， 为所述 SRAM 存储器 阵列的每一列断言瞬态升压。 17.根据权利要求14所述的方法， 其进一步包括配置电压产生电路以为所述SRAM存储 器阵列的每一列内的每一本地字线驱动器断言所述瞬态升压。 18。
9、. 根据权利要求 17 所述的方法， 其中配置所述电压产生电路进一步包括 ： 串联耦合多个门电介质电容器 ； 以及 提供充电区段， 其经配置以接收至少一个升压控制信号， 且进一步经配置以在为读取 和写入操作指定的范围内调整升压电平。 19. 根据权利要求 14 所述的方法， 其进一步包括配置升压电路以在阵列级产生所述瞬 态升压， 且进一步配置所述升压电路以将所述瞬态升压分布到所述本地字线驱动器。 20. 根据权利要求 14 所述的方法， 其中产生所述瞬态升压进一步包括在所述本地字线 驱动器处产生所述瞬态升压。 21. 根据权利要求 20 所述的方法， 其进一步包含在循环基础上控制所述瞬态升压的。
10、所 述产生。 22. 根据权利要求 20 所述的方法， 其进一步包括产生经配置以分布给所述本地字线驱 动器的至少两个输出电压。 23. 根据权利要求 20 所述的方法， 其进一步包括当不在存取储库阵列时停用瞬态电压 升高产生。 24. 根据权利要求 20 所述的方法， 其进一步包括提供经配置以选择储库阵列来启用以 用于升压产生的第一多路复用电路。 25. 根据权利要求 20 所述的方法， 其进一步包括提供经配置以确定是否产生所述瞬态 升压的第二多路复用电路。 26. 根据权利要求 25 所述的方法， 其进一步包括操作地连接所述第一和所述第二多路 复用电路， 以及使所述第一多路复用电路的输入包含。
11、储库选择信号和经反相的字节启用信 号。 27. 一种用于多端口 SRAM 存储器阵列上的选择性字线升压的方法， 其包括 ： 接收用以触发升压定时操作的时钟信号 ； 产生选定瞬态升压 ； 将触发信号提供到储库阵列以触发储库阵列选择 ； 以及 将所述选定瞬态升压分布给本地选定字线驱动器。 28. 一种多端口静态随机存取存储器 SRAM 阵列， 其包括 ： 用于接收用以触发升压定时操作的时钟信号的装置 ； 用于产生选定瞬态升压的装置 ； 用于将触发信号提供到储库阵列以触发储库阵列选择的装置 ； 以及 权 利 要 求 书 CN 103797538 A 3 3/3 页 4 用于将所述选定瞬态升压分布到所。
12、述选定储库阵列的装置。 29. 根据权利要求 28 所述的多端口 SRAM 存储器阵列， 其进一步包括 ： 用于在控制逻辑电路处接收所述瞬态升压的装置 ； 以及 用于在字线转变之后施加所述瞬态升压以增加本地字线电压驱动器所供应的字线电 压的选定部分的装置。 30. 根据权利要求 28 所述的多端口 SRAM 存储器阵列， 其进一步包括 ： 用于在字线转变 之后为所述 SRAM 存储器阵列的每一列断言瞬态升压的装置。 31. 根据权利要求 28 所述的多端口 SRAM 存储器阵列， 其进一步包括 ： 配置电压产生电 路以为所述 SRAM 存储器阵列的每一列内的每一本地字线驱动器断言所述瞬态升压。。
13、 32. 根据权利要求 31 所述的多端口 SRAM 存储器阵列， 其进一步包括 ： 用于串联耦合多个门电介质电容器的装置 ； 以及 用于提供充电区段的装置， 所述充电区段经配置以接收至少一个升压控制信号， 且进 一步经配置以在为读取和写入操作指定的范围内调整升压电平。 33.根据权利要求28所述的多端口SRAM存储器阵列， 其进一步包括用于配置升压电路 以在阵列级产生所述瞬态升压且进一步配置所述升压电路以将所述瞬态升压分布到所述 本地字线驱动器的装置。 34.根据权利要求28所述的多端口SRAM存储器阵列， 其中所述用于产生所述瞬态升压 的装置进一步包括用于在所述本地字线驱动器处产生所述瞬态。
14、升压的装置。 35.根据权利要求34所述的多端口SRAM存储器阵列， 其进一步包括用于在循环基础上 控制所述瞬态升压的所述产生的装置。 36.根据权利要求34所述的多端口SRAM存储器阵列， 其进一步包括用于产生经配置以 分布到所述本地字线驱动器的至少两个输出电压的装置。 37.根据权利要求34所述的多端口SRAM存储器阵列， 其进一步包括用于在不在存取储 库阵列时停用瞬态电压升高产生的装置。 38.根据权利要求34所述的多端口SRAM存储器阵列， 其进一步包括用于提供经配置以 选择储库阵列来启用以用于升压产生的第一多路复用电路的装置。 39.根据权利要求34所述的多端口SRAM存储器阵列， 。
15、其进一步包括用于提供经配置以 确定是否产生所述瞬态升压的第二多路复用电路的装置。 40.根据权利要求39所述的多端口SRAM存储器阵列， 其进一步包括用于操作地连接所 述第一和所述第二多路复用电路且使所述第一多路复用电路的输入包含储库选择信号和 经反相的字节启用信号的装置。 41. 一种多端口静态随机存取存储器 SRAM 阵列， 其包括 ： 用于接收用以触发升压定时操作的时钟信号的装置 ； 用于产生选定瞬态升压的装置 ； 用于将触发信号提供到储库阵列以触发储库阵列选择的装置 ； 以及 用于将所述选定瞬态升压分布给本地选定字线驱动器的装置。 权 利 要 求 书 CN 103797538 A 4 。
16、1/8 页 5 用于存储器单元上的选择性字线升压的设备 0001 根据 35U.S.C.119 主张优先权 0002 本专利申请案主张 2011 年 9 月 12 日申请的标题为 “用于存储器单元上的选择性 字线升压的设备 (APPARATUS FOR SELECTIVE WORD-LINE BOOST ON A MEMORY CELL)” 的第 61 533,730 号临时申请案以及 2011 年 9 月 12 日申请的标题为 “用于存储器单元上的选 择性字线升压的设备 (APPARATUS FOR SELECTIVE WORD-LINE BOOST ON A MEMORY CELL)” 的。
17、第 61 533,745 号临时申请案的优先权， 且所述临时申请案转让给本案受让人， 并特此 以引用的方式明确地并入本文中。 技术领域 0003 本发明涉及电子存储器操作， 且更具体地说， 涉及用于存储器单元上的选择性字 线升压的设备。 背景技术 0004 半导体存储器装置包含例如静态随机存取存储器 (SRAM) 和动态随机存取存储器 (DRAM)。DRAM 存储器单元通常包含一个晶体管和一个电容器， 从而提供较高程度的集成。 然而， DRAM 需要恒定刷新， 这将 DRAM 的使用限于计算机主存储器。相反， SRAM 存储器单元 是双稳的， 意味着其可无限期地维持其状态， 只要有足够的电力供。
18、应即可。 SRAM还支持高速 操作， 具有较低的电力耗散， 这对计算机高速缓存存储器是有用的。 0005 SRAM 存储器单元的一个实例是包含六个金属氧化物半导体 (MOS) 晶体管的六晶 体管 (6T)SRAM 存储器单元。随着用于制造 MOS 装置的工艺变换到纳米技术， 处理器高速缓 存存储器内的常规 6T SRAM 单元的使用禁止了对性能要求的依从性。为了满足这些性能 要求， 正使用八晶体管 (8T)SRAM 单元来代替 6T SRAM 单元。8T SRAM 单元的使用可实现用 于支持较低最小写入电压(Vmin)的存储器单元的读取和写入端口上的所述装置的独立定尺 寸， 同时实现高性能读取。
19、操作。 遗憾的是， 8T SRAM存储器单元的使用并不克服弱位效应， 弱 位效应通常因用于大尺寸 SRAM 高速缓存存储器阵列的读取端口装置上的纳米技术工艺变 化而导致。 0006 在纳米硅技术中， 归因于增加的工艺变化而减少存储器单元的读取写入裕量。 通常使用各种电路辅助技术来维持存储器单元的可缩放性。 还需要电路辅助技术来改进存 储器单元的 (Vmin)， 这对于实现并入有存储器单元的电路上的动态电压比例缩放来说是重 要的。非常低的动态电压比例缩放 (DVS) 对于使用这些 SRAM 阵列的移动 CPU 的低电力操 作来说是关键的。 0007 改进读取写入裕量的最有效且通常使用的辅助技术之。
20、一是相对于存储器单元 电压升高字线 (WL) 电压。通过为存储器单元创建高压岛来升高字线电压。因为需要电平 移位器且需要额外的高压供应， 因此电压岛在面积、 性能和电力方面具有较高的设计成本。 也可使用电荷泵电路在芯片上产生较高的电压供应， 然而， 其也花费相当大的面积和电力。 0008 因此， 存在对在具有较低能量开销且允许 SRAM 阵列的极低电压操作的存储器字 说 明 书 CN 103797538 A 5 2/8 页 6 线上产生电压升高的高效电路架构的需要。 发明内容 0009 本发明涉及电子存储器操作， 且更具体地说， 涉及用于存储器单元上的选择性字 线升压的设备。本发明的实施例提供。
21、一种多端口静态随机存取存储器 (SRAM) 阵列， 其包 含 ： 控制逻辑电路， 用以接收瞬态升压 ； 以及本地字线驱动器， 用以在字线转变之后施加所 述瞬态升压以增加字线电压的选定部分。本发明的实施例进一步提供一种控制逻辑电路， 其包括用于所述 SRAM 存储器阵列的每一列的电压产生电路， 所述电压产生电路经配置以 在字线转变之后断言瞬态升压。本发明的另一实施例进一步提供用于所述 SRAM 存储器阵 列的每一列内的每一本地字线驱动器的电压产生电路， 其中所述电压产生电路经配置以在 字线转变之后断言瞬态升压。 0010 在本发明的又一实施例中， 揭示一种用于多端口 SRAM 存储器阵列上的选择。
22、性字 线升压的方法， 其包含 ： 接收用以触发升压定时操作的时钟信号 ； 产生选定瞬态升压 ； 将触 发信号提供到储库阵列以触发储库阵列选择 ； 以及将选定瞬态升压分布给所述选定储库阵 列。其它实施例涉及若干方法， 其包含 ： 在控制逻辑电路处接收瞬态升压 ； 以及在字线转变 之后， 施加所述瞬态升压以增加本地字线电压驱动器所供应的字线电压的选定部分。 0011 本发明的另一实施例提出一种用于多端口 SRAM 存储器阵列上的选择性字线升压 的方法， 其包含 ： 接收用以触发升压定时操作的时钟信号 ； 产生选定瞬态升压 ； 将触发信号 提供到储库阵列以触发储库阵列选择 ； 以及将选定瞬态升压分布。
23、给本地选择的字线驱动 器。 0012 本发明的另一实施例涉及一种多端口静态随机存取存储器 (SRAM) 阵列， 其包含 ： 用于接收用以触发升压定时操作的时钟信号的装置 ； 用于产生选定瞬态升压的装置 ； 用于 将触发信号提供到储库阵列以触发储库阵列选择的装置 ； 以及用于将选定瞬态升压分布给 选定储库阵列的装置。 附图说明 0013 为了更完整地理解本发明， 现在参考结合附图进行的以下描述。 0014 图 1 是说明根据本发明一方面的包含用于选择性字线升压的逻辑的静态随机存 取存储器 (SRAM) 单元的电路图。 0015 图 2 是进一步说明根据本发明一方面的图 1 的电压升高产生器的电路。
24、图。 0016 图 3 是说明根据本发明一方面的用于控制写入字线电压升高的操作的电力多路 复用器 (PM) 的电路图。 0017 图 4 是说明根据本发明一方面的本地写入字线驱动器的图。 0018 图 5 是展示其中可有利地使用本发明的方面的示范性无线通信系统的框图。 0019 图 6 说明其中可应用实施例的蜂窝式电话网络。 0020 图 7 说明存储器单元上的选择性字线升压的一个示范性方法。 具体实施方式 0021 八晶体管 (8T) 静态随机存取存储器 (SRAM) 单元通常用于单轨 CPU( 中央处理单 说 明 书 CN 103797538 A 6 3/8 页 7 元 ) 设计中。8T 。
25、SRAM 单元用在单轨 CPU 设计中是因为它们支持动态电压比例缩放 (DVS) 和快速读取存取。8T SRAM 单元还允许 L0 L1( 等级 0(L0) 等级 1(L1) 高速缓存存储 器的寄存器堆类型设计中的读取性能跟踪逻辑装置性能。尽管 8T 读取端口可为高读取电 流独立地定大小， 但面积和泄露方面的相关联成本成为大尺寸 L0 L1 高速缓存存储器阵 列的 CPU 预算的相当大的一部分。 0022 弱位是归因于工艺电压温度 (PVT) 装置变化与正常位相比具有相对较低电 流容量的存储器单元。弱位的单元电流可影响 SRAM 高速缓存存储器的性能， 并使 SRAM 高 速缓存存储器的性能降。
26、级。明确地说， 归因于纳米技术中增加的失配， 弱 SRAM 位应具有相 当大的时序裕量以完成读取存取。 并且， 归因于较高的阈值电压， 弱位具有较高的电压敏感 性， 从而导致因供应噪声而高于逻辑装置性能降级的性能降级。增加的工艺变化还限制 8T 单元的最小可写性电压 (Vmin)， 其设定单轨 CPU 的总体最小操作电压或 Vmin。 0023 在纳米硅技术中， 存储器单元的读取写入裕量正归因于增加的工艺变化而减 少。通常使用各种电路辅助技术来维持存储器单元的可缩放性。还需要电路辅助技术来 改进存储器单元的Vmin， 这对于实现并入有存储器单元的电路上的动态电压比例缩放(DVS) 来说是重要的。
27、。低 DVS 对于使用 SRAM 阵列的移动 CPU 的低电力操作来说是重要的。 0024 移动 CPU 可指定积极的电力规范 ； 因此， 降低 8T 单元 Vmin是重要的。在包含 8T 存 储器单元的移动 CPU 中， 使用单独的读取和写入端口， 可通过升高字线 (WL) 电压来改进单 元写入 Vmin和读取电流。明确地说， 一种改进读取写入裕量的技术是相对于存储器单元 电压升高字线 (WL) 电压。可通过为存储器单元创建高压岛来升高字线电压。然而， 因为需 要电平移位器且需要额外的高压供应， 因此电压岛在面积、 性能和电力方面具有较高的设 计成本。 也可使用电荷泵电路在芯片上产生较高的电。
28、压供应 ； 然而， 其也以相当大的面积和 电力为条件。通过升高 WL 电压， 显著改进弱位单元的写入裕量和读取电流。因此， 实施升 压方案涉及面积和电力成本。在本发明的一个方面中， 描述读取和写入字线电压的传感器 驱动的、 选择性动态升压。 0025 在本发明的一个方面中， 描述用于在存储器字线上产生电压升高的高效电路架 构。所提出的方案可提供较低的能量开销， 同时支持 SRAM 阵列的低压操作。在本发明的此 方面中， 描述用于选择性地升高存储器单元阵列中的字线电压的电路架构。 在一个配置中， 所述电路架构可通过产生瞬态电压升高而不是DC(直流)电压升高来降低与字线升压相关 联的能量成本。 可。
29、在循环基础上控制瞬态升压产生且可在不在存取存储器单元阵列时停用 瞬态升压产生。 0026 在另一配置中， 电路架构在本地(例如， 在字线驱动器附近)且仅在需要瞬态电压 升高的循环期间选择性地产生瞬态电压升高。 本地化的升压产生可减少待升压到较高电压 的负载电容。在此配置中， 描述用于将瞬态升压分布给字线驱动器的高效机制。图 1 中展 示根据本发明一个方面的用于选择性地使高速缓存存储器阵列的字线升压的电路架构。 0027 图 1 展示根据本发明一个方面的用于写入字线的升压方案的架构。在阵列级使 用行升压产生器 (BVG)110(110-1、 .、 110-n) 来产生 VDD_BOOST_GL 。
30、信号 230 上的瞬态经 升高电压， 如图 2 中所示。在此配置中， 升压时序产生器 102 在写入循环期间同步地触发 BVG110， 使得在字线转变 ( 即， 字线电压的改变 ) 之后立即产生升压。代表性地， 升压时序 产生器 102 根据写入启用 (Wr_en) 信号 104、 时钟 (clk) 信号 106 以及升压启用 (boost_ 说 明 书 CN 103797538 A 7 4/8 页 8 en) 信号 108 产生 boost_clk 信号 112。在此配置中， 升压时序产生器 102 根据时序触发 BVG110， 使得在字线转变之后产生升压。在此配置中， BVG110 不必为。
31、初始字线转变提供电 荷， 因为在字线转变之后， boost_clk 信号 112 致使 BVG110 断言升压。 0028 如图 1 中所示， 经升高的电压经由电力多路复用器 (PM)120(120-1、 .、 120-n) 向下分层级分布给本地字线驱动器 (LWLD)130(130-1、 .、 130-n)。在此配置中， PM120 使用升压 VDD_BOOST_GL 信号 116、 供应电压 VDD124 以及储库选择信号 122 将选定储库 150(150、 .、 150-n) 上的 LWLD130 连接到经升高供应电压 VDD_BANK_BOOST 信号 126。非 选定储库保持与 V。
32、DD_BOOST_GL 信号 116 隔离， 从而减少 BVG110 所观察到的负载。举例来 说， 在一个实施例中， 可不选择储库 n-1， 且由此， 也不选择 VDD_BOOST_GL 信号 116-n-1， 使 得其不充当驱动器来激活电力多路复用器 120-n-1。这有助于降低电力消耗和电路开销。 这还使电路能够仅在必要时且在必要之处分配电压升高。 沿数据IO(输入输出)分布 BVG110， 其中每 LWLD 列或每字节启用 (BE) 一个 BVG110。BE 可为写入或读取， 且可用以控 制对外部存储器的字节宽存取， 也称为通道收缩。BVG110 由用以存取存储器的信号密切控 制。明确地。
33、说， BE 信号 114 和 boost_clk 信号 112 实现用于选定字节字的瞬态升压 VDD_ BOOST_GL 信号 116 的产生。因此， 仅升高选定字节字的 LWLD130。这改进电力效率， 尤其 是例如由存储器单元(140-1、 .、 140-n)组成的阵列140等存储单元高速缓存存储器阵列 上的电力效率。 0029 在写入阶段期间， 经升高的供应电压 VDD_BANK_BOOST 信号 126 和本地字线 (LWL)136(136-1、 .、 136-n) 是浮动的， 因此在长写入阶段期间， 其可泄露到较低电压。 归因于晶体管泄露， 字线可将其电压电平改变为较低电压 ( 即，。
34、 浮动 )， 并进入临界电压范 围， 其中字线可导致受影响的字线段中的位线失效。管理经升高供应上的泄露以保证低电 压下若干纳秒的 LWL 升压， 以稳妥地完成写入操作。如图 1 中所示， LWLD130(130-1、 .、 130-n) 响 应 于 VDD_BANK_BOOST_1 信 号 126(126-1、 .、 126-n)、 全 局 字 线 (GWL) 信 号 132(132-1、 .、 132-n) 和字节启用 (BE) 信号 134(134-1、 .、 134-n) 驱动存储器单元 140(140-1、 .、 140-n)。为了位单元数据完整性， 在整个写入阶段期间， 写入位线 (。
35、WBL) (未图示)保持驱动， 这些WBL是所属领域的技术人员众所周知的。 读取字线升压方案是类 似的， 除了 BVG110 直接驱动 LWLD130 而无 PM120， 以确保就在本地读取字线升高之后不久， 升压到达 LWL136。 0030 可理解， 使升高的供应节点 ( 例如， VDD_BOOST_GL116 和 VDD_BANK_BOOST126) 以 及 LWL 节点 ( 例如， LWL136) 上的泄露保持足够低， 使得升压在某些最小持续时间内保持较 高。此最小持续时间由完成读取写入操作所必需的最小持续时间确定。通过在升高的供 应上使用较低泄露装置来使泄露保持较低。所述升压和 LW。
36、L 由启动读取写入操作的常见 时钟信号 ( 例如 boost_clk112) 触发。在所述设计中调谐升压和 LWL 的时序， 使得就在 LWL 转变之后不久触发升压。 0031 图2是进一步说明根据本发明一方面的电压升高产生器(BVG)200(图1的110)的 电路图。在此配置中， BVG200 使用门电介质耦合电容器 C1 到 C3(232、 234 和 236) 来产生升 压VDD_BOOST_GL230。 在一个配置中， 电压升高产生器200可经编程以针对读取在供应电压 (VDD) 的 10到 20的范围内且针对写入在供应电压 (VDD) 的 25到 35的范围内调整 升压电平。在本发明。
37、的此方面中， BVG200 最初通过 P1( 传递晶体管 238) 将 VDD_BOOST_GL 说 明 书 CN 103797538 A 8 5/8 页 9 信号230保持在VDD电力供应电压， 且在写入阶段期间， 使VDD_BOOST_GL信号230浮动(例 如， 使用 float_ctrl 信号 248)， 且接着通过 boost_clk 信号 240 经由电容器 C1 到 C3232 到 236 耦合到较高。 0032 在此配置中， 通过编程 boost_progl 信号 242、 boost_prog2 信号 244 和 boost_ prog3 信号 246 来确定升压 VDD_B。
38、OOST_GL230 的电平。在示范性实施例中， 升压产生器 (BVG)200 可含有三 (3) 个可编程引脚， 例如 boost_progl 信号 242、 boost_prog2 信号 244 和boost_prog3信号246， 其可经控制以通过多种技术来确定需要多少升压。 此些技术可为 传感器驱动或状态机驱动的， 以确保实现成功的写入(通过控制升压)。 在写入和读取操作 期间调整升压电平涉及通过执行蒙特卡洛 (Monte Carlo) 电路分析来操作供应电压 VDD。 所属领域的技术人员已知， 蒙特卡洛电路分析是依靠重复的随机取样来计算结果的一类计 算算法。蒙特卡洛电路分析通常在物理和。
39、数学系统的计算机模拟中使用。 0033 在 BVG200 的另一实施例中， 将时钟信号 boost_clk 信号 240 提供到 NAND 门 202 的输入端口中的一者， 以及时触发电压操作来管理升压。NAND 门 202 还经配置以接收升压 编程信号 boost_progl 信号 242。当 boost_clk 信号 240 和 boost_progl 信号 242 这些信 号中的至少一者为逻辑低时， 传递晶体管 204 关， 且下拉晶体管 206 开， 其转变为使传递晶 体管 238 开。这将电压信号 VDD_BOOST_GL 信号 230 设定为与供应电压 Vdd 相同的值， 且将 电。
40、容器 C1、 C2 和 C3 充电到 Vdd 值。升压由 boost_clk 信号 240 产生。boost_clk 信号 240 仅在存在读取或写入操作的循环中触发。在一个实施例中， 在循环基础上将升压的产生连 系到读取写入操作。 在许多情况下， 存储器操作是稀少的， 且因此产生升压时耗散较少的 电力。这是优于现有技术方案的增强， 在现有技术方案中不在循环基础上控制升压， 且 BVG 电路在所有时间均保持活动。 0034 可进一步理解， 在 BVG 操作中的词语 “浮动” ， 作为节点在操作中的状态。当节点 变为逻辑值高时， 例如节点 208、 节点 VDD_BOOST_GL230 变为浮动。
41、输出， 其随后通过门电介 质耦合电容器 C1 到 C3(232 到 236) 的耦合升高到较高电压。升高的供应上的泄露来自连 接到其的所有装置。这包含装置 204。这还包含图 3 中的 LWLD 和 P5 P6( 下文进一步论 述 )。 0035 当将编程信号 boost_progl 信号 242 拉到逻辑高 ( 此时升压时钟信号 boost_clk 信号 240 也处于逻辑值高或被断言 ) 时， 传递晶体管 204 为开， 且下拉晶体管 206 为关， 这 又使晶体管238保持关。 这使供应电压Vdd与加标签有电压信号VDD_BOOST_GL信号230的 输出端口隔离， 并允许其浮动。并且，。
42、 通过 boost_clk 信号 240 使电容器 C1 的端子 232 达 到逻辑值高， 这又将 VDD_BOOST_GL 信号 230 耦合到比 Vdd 高的值。 0036 此外， 通过在逻辑高电压下使用 boost_progl 信号 242 和 boost_clk 信号 240 两 者， 如果将信号boost_prog2信号244设定为逻辑高， 那么通过boost_clk信号使电容器C2 的端子 234 达到逻辑值高， 这也升高供应电压 VDD_BOOST_GL 信号 230 的输出端口处的电 压。类似地， 如果将信号 boost_prog3 信号 246 设定为逻辑值高， 那么使电容器。
43、 C3 的端子 236 达到逻辑值高， 这也升高供应电压 VDD_BOOST_GL230 的输出端口处的电压。 0037 可看出， 编程信号 boost_prog2 信号 244 和 boost_prog3 信号 246 确定电容器 C2 234 和 C3 236 是否也在升高电压 VDD_BOOST_GL 信号 230。以此方式， 添加额外电容器以及 与额外编程信号相关联的电路组件将导致对供应电压的较高升压。举例来说， BVG200 可经 说 明 书 CN 103797538 A 9 6/8 页 10 编程以针对读取在供应电压 (VDD) 的 10到 20内且针对写入在供应电压 (VDD) 。
44、的 25 到 35内调整升压电平， 可使用这些编程信号来调整使供应电压升高多少。 0038 图 3 说明根据本发明的一个方面的电力多路复用器 (PM)300。在电子学中， 多路 复用器 ( 或 MUX) 是选择若干模拟或数字信号中的一者并将选定输入转发到单个线中的装 置。使用多路复用器来增加在某一时间量和带宽量内可经由网络发送的数据量。多路复用 器可为数据选择器以及电力信号。充当电力选择器的多路复用器被称为电力多路复用器。 通常， 使用电力多路复用器 ( 电力 MUX) 来实现两个电力供应之间的无缝转变， 或如在此情 况下所应用， 实现特定电力储库的选择， 以实现特定经升压供应的选择。 003。
45、9 参看图 3， 且如上文所提到， 经升高的电压可经由电力 MUX(PM)300 向下分层级分 布到本地 WL 驱动器 (LWLD)， 例如 LWLD130( 图 1)。在此配置中， PM300 通过选定储库上的 P3 到 P4 将 LWLD130 供应连接到经升压供应 Vdd_boost 信号 302， 而在非选定储库中， LWDL 经由 P5 到 P6 连接到 VDD。装置 P3 到 P6 可为任何类型的 PFET 装置。为了减少或最小化升 压阶段期间经由 PM300 的泄露， 在 P3 到 P6 的信号控制门上使用电平移位器。储库选择信 号允许选择储库 (1-n)， 且字节启用信号 (B。
46、E) 允许选择在选定储库 (1-n) 中升压。 0040 在 PM300 的操作的一个实施例中， 在升压阶段期间， 装置 P5 和 P6 关闭。为了使其 在升压阶段期间完全关闭， 有必要使 boost_sel 信号 322 保持在 VDD_BOOST_GL 信号 324 的 电位处。这是通过使用电平移位器来实现的， 电平移位器将 VDD 域中的 bank_sel 信号 304 转换为VDD_BOOST_GL324域中的boost_sel信号322。 在不使用电平移位器的情况下， 装置 P5 和 P6 在升压阶段期间将不完全断开， 且可导致增加的泄露， 其最终将耗散升高的电压。 0041 进一步。
47、参看图 3， bank_sel 信号 304 为用以选择使用高速缓冲存储器的什么储库 的信号， 且bank_be_sel信号306为bank_sel信号304与字节线启用(BE)信号308的逻辑 AND 函数的所得信号。BE 信号 308 还用来选择使用特定储库中的什么字节或位组。PM300 可实施若干 NAND 门的使用以实现分布给本地字线驱动器 (LWLD) 的适当升压。在图 3 中所 说明的一个示范性实施例中， PM300 可并入有两个 NAND 逻辑门 310a 和 310b。NAND310b 主 要用以选择是否升高信号。NAND310a 用以确定输出信号。下表更好地说明 PM300 。
48、的输入与 输出组合的值逻辑系统。 0042 BEBank_SelVdd_boost_norVdd_boost_inv 00浮动Vdd 010Vdd 10VddVdd 11VDD_BOOST_GLVDD_BOOST_GL 0043 表 1 ： 电力 MUX 输入输出逻辑 0044 如从表1可看出， 当两个输入均处于逻辑值0或低时， 输出为浮动(在Vdd_boost_ nor 信号 312 处 ) 或 Vdd( 在 Vdd_boost_inv 信号 314 处 )。当 BE 信号 308 为值 0 且 bank_ sel 信号 304 为值 1 时， Vdd_boost_nor 信号 312 为值。
49、 0， 且 Vdd_boost_inv 信号 314 为值 说 明 书 CN 103797538 A 10 7/8 页 11 Vdd。当 BE 信号 308 为值 1， 且 bank_sel 信号 304 为值 0 时， 两个输出均处于值 Vdd。当 BE 信号 308 为值 1， 且 bank_sel 信号 304 也为值 1 时， 两个输出均具有值 VDD_BOOST_GL。这 说明仅在到 PM300 的两个输入均为值 1 或高时， 输出才变为升高到 VDD_BOOST_GL， 且升高 的电压接着分布给 LWLD130。在此情况下， 例如， 电力多路复用器 (PM)300 减少升压产生器 ( 例如 BVG200) 上的负载， 且因此改进电力效率。PM300 主要用作将升压分布给 LWLD 驱动 器的分布器。PM300 减少 BVG 上的负载， 且因此改进电力效率。 0045 图 4 说明根据本发明一个方面的本地字线驱动器 (LWLD)400。在此配置中， LWLD400 包含反相器， 其后为 NOR2 级， NOR2 级具有字。