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1、(10)申请公布号 CN 103903645 A (43)申请公布日 2014.07.02 CN 103903645 A (21)申请号 201210587094.8 (22)申请日 2012.12.28 G11C 11/413(2006.01) (71)申请人 中国科学院微电子研究所 地址 100083 北京市朝阳区北土城西路 3 号 (72)发明人 吴利华 于芳 (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 任岩 (54) 发明名称 一种辐射加固设计的静态随机存储单元 (57) 摘要 本发明公开了一种辐射加固设计的静态随机 存储单元， 包括依次连接的第一存取 N。
2、MOS 晶体 管、 第一差分串联电压开关逻辑单元、 第二差分串 联电压开关逻辑单元和第二存取 NMOS 晶体管， 其 中 ： 该第一差分串联电压开关逻辑单元与该第二 差分串联电压开关逻辑单元构成交叉耦合的锁存 器， 该锁存器连接于正电源电压VCC和电源地GND 之间 ； 该第一存取 NMOS 晶体管的栅端与字线连 接， 源端或漏端与位线相连接 ； 该第二存取 NMOS 晶体管的栅端与字线连接， 源端或漏端与位线反 相连接。本发明在提高静态随机存储单元抗辐照 性能的同时， 能有效减小辐射加固设计带来的面 积的消耗， 与 DICE 结构的辐射加固设计的静态随 机存储单元相比， 面积减小了 17。 。
3、(51)Int.Cl. 权利要求书 2 页 说明书 6 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书6页 附图2页 (10)申请公布号 CN 103903645 A CN 103903645 A 1/2 页 2 1. 一种辐射加固设计的静态随机存储单元， 其特征在于， 该静态随机存储单元包括依 次连接的第一存取NMOS晶体管(103)、 第一差分串联电压开关逻辑单元(1)、 第二差分串联 电压开关逻辑单元 (2) 和第二存取 NMOS 晶体管 (203)， 其中 ： 该第一差分串联电压开关逻辑单元(1)与该第二差分串联电压开关逻辑单元(2。
4、)构成 交叉耦合的锁存器， 该锁存器连接于正电源电压 VCC 和电源地 GND 之间 ； 该第一存取 NMOS 晶体管 (103) 的栅端与字线 (102) 连接， 源端或漏端与位线 (101) 相 连接 ； 该第二存取 NMOS 晶体管 (203) 的栅端与字线 (102) 连接， 源端或漏端与位线反 (201) 相连接。 2. 根据权利要求 1 所述的辐射加固设计的静态随机存储单元， 其特征在于， 所述第一 差分串联电压开关逻辑单元 (1) 包括第一输入 PMOS 晶体管 (104)、 第二输入 PMOS 晶体管 (106)、 第一负载 NMOS 晶体管 (105) 和第二负载 NMOS 。
5、晶体管 (107)， 其中 ： 第一输入 PMOS 晶体管 (104) 的源端或漏端与第一负载 NMOS 晶体管 (105) 的源端或漏 端相连接， 构成第一差分串联电压开关逻辑单元的第一输出端 (out10) ； 第二输入 PMOS 晶体管 (106) 的源端或漏端与第二负载 NMOS 晶体管 (107) 的源端或漏 端相连接， 构成第一差分串联电压开关逻辑单元的第二输出端 (out11) ； 第一输入 PMOS 晶体管 (104) 的栅端为第一差分串联电压开关逻辑单元的第一输入端 (in10) ； 第二输入 PMOS 晶体管 (106) 的栅端为第一差分串联电压开关逻辑单元的第二输入端 (。
6、in11)。 3. 根据权利要求 2 所述的辐射加固设计的静态随机存储单元， 其特征在于， 所述第一 负载 NMOS 晶体管 (105) 的栅端接第一差分串联电压开关逻辑单元的第二输出端 (out11)， 所述第二负载 NMOS 晶体管 (107) 的栅端接第一差分串联电压开关逻辑单元的第一输出端 (out10)。 4. 根据权利要求 1 所述的辐射加固设计的静态随机存储单元， 其特征在于， 所述一第 二差分串联电压开关逻辑单元(2)包括第三输入PMOS晶体管(204)、 第四输入PMOS晶体管 (206)、 第三负载 NMOS 晶体管 (205) 和第四负载 NMOS 晶体管 (207)， 。
7、其中 ： 第三输入 PMOS 晶体管 (204) 的源端或漏端与第三负载 NMOS 晶体管 (205) 的源端或漏 端相连接， 构成第二差分串联电压开关逻辑单元的第一输出 (out20) ； 第四输入 PMOS 晶体管 (206) 的源端或漏端与第四负载 NMOS 晶体管 (207) 的源端或漏 端相连接， 构成第二差分串联电压开关逻辑单元的第二输出 (out21) ； 第三输入 PMOS 晶体管 (204) 的栅端为第二差分串联电压开关逻辑单元的第一输入 (in20) ； 第四输入 PMOS 晶体管 (206) 的栅端为第二差分串联电压开关逻辑单元的第二输入 (in21)。 5. 根据权利要。
8、求 4 所述的辐射加固设计的静态随机存储单元， 其特征在于， 所述第三 负载 NMOS 晶体管 (205) 的栅端接第二差分串联电压开关逻辑单元的第二输出 (out21)， 所述第四负载 NMOS 晶体管 (207) 的栅端接第二差分串联电压开关逻辑单元的第一输出 (out20)。 权 利 要 求 书 CN 103903645 A 2 2/2 页 3 6.根据权利要求2或4所述的辐射加固设计的静态随机存储单元， 其特征在于， 所述第 一差分串联电压开关逻辑单元的第一输入端 (in10) 与所述第二差分串联电压开关逻辑单 元的第一输出 (out20) 相连接， 所述第一差分串联电压开关逻辑单元的。
9、第二输入端 (in11) 与所述第二差分串联电压开关逻辑单元的第二输出 (out21) 相连接， 所述第一差分串联电 压开关逻辑单元的第一输出端 (out10) 与所述第二差分串联电压开关逻辑单元的第一输 入(in20)相连接， 所述第一差分串联电压开关逻辑单元的第二输出端(out11)与所述第二 差分串联电压开关逻辑单元的第二输入 (in21) 相连接， 由此所述第一差分串联电压开关 逻辑单元 (1) 与所述第二差分串联电压开关逻辑单元 (2) 构成交叉耦合的锁存器。 7. 根据权利要求 6 所述的辐射加固设计的静态随机存储单元， 其特征在于， 所述第一 存取 NMOS 晶体管 (103) 。
10、的漏端或源端与所述第一差分串联电压开关逻辑单元的第一输入 端 (in10) 相连接， 所述第二存取 NMOS 晶体管 (203) 的漏端或源端与所述第一差分串联电 压开关逻辑单元的第二输入端 (in11) 相连接。 8. 根据权利要求 1 所述的辐射加固设计的静态随机存储单元， 其特征在于， 在该静态 随机存储单元及在包含多个该静态随机存储单元的阵列中， 所述字线 (102) 与电源地线垂 直。 9. 根据权利要求 1 所述的辐射加固设计的静态随机存储单元， 其特征在于， 在该静态 随机存储单元及在包含多个该静态随机存储单元的阵列中， 所述述位线 (101) 与电源地线 平行。 10. 根据权。
11、利要求 1 所述的辐射加固设计的静态随机存储单元， 其特征在于， 在该静态 随机存储单元及在包含多个该静态随机存储单元的阵列中， 所述述位线反 (201) 与电源地 线平行。 权 利 要 求 书 CN 103903645 A 3 1/6 页 4 一种辐射加固设计的静态随机存储单元 技术领域 0001 本发明涉及集成电路技术领域， 更具体地涉及一种辐射加固设计的静态随机存储 单元。 背景技术 0002 按照数据存储方式， 半导体存储器分为动态随机存储器 (DRAM)、 非易失性存储器 和静态随机存储器 (SRAM)。SRAM 能够以一种简单而且低功耗的方式实现快速的操作速度， 并且， 与 DRA。
12、M 相比， SRAM 不需要周期性刷新存储的信息， 所以设计和制造相对容易， 因而 SRAM 在数据存储领域得到广泛应用。但是在空间、 宇航等应用领域中， 大量存在的高能粒 子、 宇宙射线等产生的辐射效应， 如单粒子翻转等， 将会造成 SRAM 中静态随机存储单元数 据的丢失， 由此破坏 SRAM 的正常工作， 且随着集成特征电路尺寸的不断减小， 辐射效应对 于静态随机存储单元的影响随之加重。 为满足空间、 宇航等应用领域的特殊需求， 对静态随 机存储单元的辐射加固设计变得尤为重要。 0003 已知传统的静态随机存储单元为 6 管单元， 如图 1 所示， 6 管单元包括 ： 第一、 第二 驱动。
13、 NMOS 晶体管 310、 320， 第一、 第二负载 PMOS 晶体管 315、 325， 其中第一驱动 NMOS 晶体 管 310 与第一负载 PMOS 晶体管 315 构成第一反相器 31， 第二驱动 NMOS 晶体管 320 与第二 负载 PMOS 晶体管 325 构成第二反相器 32， 第一反相器输出与第二反相器输入相连， 第二反 相器输出与第一反相器输入相连， 由此构成交叉耦合的锁存器， 该锁存器连接在正电源电 压 (VCC) 和电源地 (GND) 之间 ； 两只存取 NMOS 晶体管 340、 341， 其漏极分别与第一反相器 输出 312、 第二反相器输出 322 相连， 其。
14、源极分别与位线 301、 位线反 302 连接， 其栅极均与 字线 330 连接。当对 6 管单元进行读 / 写操作时， 字线 330 转换至高电压， 两对互补位线读 出 / 写入数据。 0004 传统结构的 6 管单元在辐射环境下， 由于辐射效应的影响， 尤其在单粒子事件发 生时， 如果锁存器的任一存储节点发生瞬态翻转时， 都可能会导致锁存器数据的翻转， 从而 发生数据错误。 0005 如图 2 所示， 图 2 是 DICE 结构的辐射加固设计的静态随机存储单元， 其包括 ： 4 个 PMOS 管、 NMOS 管输入不同的反相器， 第一反相器 41、 第二反相器 42、 第三反相器 43、 。
15、第四反 相器 44， 第一反相器包括一驱动 NMOS 管 410 及一负载 PMOS 管 415， 第二反相器包括一驱动 NMOS 管 420 及一负载 PMOS 管 425， 第三反相器包括一驱动 NMOS 管 430 及一负载 PMOS 管 435， 第四反相器包括一驱动 NMOS 管 440 及一负载 PMOS 管 445， 且这 4 个反相的输出 412、 413、 414、 415 按图 2 所示， 分别与相应的反相器的 PMOS 管、 NMOS 管输入相连接， 由此构成了 一组包含4个存储节点的锁存器 ； 4只存取NMOS晶体管440、 441、 442、 443， 其漏极分别与第。
16、 一反相器输出 412、 第二反相器输出 413 相连、 第三反相器输出 414、 第四反相器输出 415 相 连， 其源极分别与位线 401、 位线反 402、 位线 401、 位线反 402 连接， 其栅极均与字线 430 连 接。与传统的 6 管单元相比， 其通过增加一组 (2 个 ) 冗余的锁存点， 构成了 4 节点的冗余 锁存， 进而增强了该存储单元的稳定性， 从而表现出较好的抗辐照性能， 但是其面积是传统 说 明 书 CN 103903645 A 4 2/6 页 5 六管单元的 2 倍， 这将大大制约存储器的规模。 发明内容 0006 ( 一 ) 要解决的技术问题 0007 有鉴于。
17、此， 本发明的主要目的在于提供一种辐射加固设计的静态随机存储单元， 在提高静态随机存储单元抗辐照性能的同时， 有效减小辐射加固设计带来的面积的消耗。 0008 ( 二 ) 技术方案 0009 为达到上述目的， 本发明提供了一种辐射加固设计的静态随机存储单元， 该静态 随机存储单元包括依次连接的第一存取 NMOS 晶体管 103、 第一差分串联电压开关逻辑单元 1、 第二差分串联电压开关逻辑单元 2 和第二存取 NMOS 晶体管 203， 其中 ： 该第一差分串联 电压开关逻辑单元 1 与该第二差分串联电压开关逻辑单元 2 构成交叉耦合的锁存器， 该锁 存器连接于正电源电压 VCC 和电源地 G。
18、ND 之间 ； 该第一存取 NMOS 晶体管 103 的栅端与字线 102连接， 源端或漏端与位线101相连接 ； 该第二存取NMOS晶体管203的栅端与字线102连 接， 源端或漏端与位线反 201 相连接。 0010 上述方案中， 所述第一差分串联电压开关逻辑单元 1 包括第一输入 PMOS 晶体管 104、 第二输入 PMOS 晶体管 106、 第一负载 NMOS 晶体管 105 和第二负载 NMOS 晶体管 107， 其 中 ： 第一输入 PMOS 晶体管 104 的源端或漏端与第一负载 NMOS 晶体管 105 的源端或漏端相 连接， 构成第一差分串联电压开关逻辑单元 1 的第一输出。
19、端 out10 ； 第二输入 PMOS 晶体管 106 的源端或漏端与第二负载 NMOS 晶体管 107 的源端或漏端相连接， 构成第一差分串联电 压开关逻辑单元 1 的第二输出端 out11 ； 第一输入 PMOS 晶体管 104 的栅端为第一差分串联 电压开关逻辑单元 1 的第一输入端 in10 ； 第二输入 PMOS 晶体管 106 的栅端为第一差分串 联电压开关逻辑单元 1 的第二输入端 in11。 0011 上述方案中， 所述第一负载NMOS晶体管105的栅端接第一差分串联电压开关逻辑 单元 1 的第二输出端 out11， 所述第二负载 NMOS 晶体管 107 的栅端接第一差分串联。
20、电压开 关逻辑单元 1 的第一输出端 out10。 0012 上述方案中， 所述一第二差分串联电压开关逻辑单元2包括第三输入PMOS晶体管 204、 第四输入 PMOS 晶体管 206、 第三负载 NMOS 晶体管 205 和第四负载 NMOS 晶体管 207， 其 中 ： 第三输入 PMOS 晶体管 204 的源端或漏端与第三负载 NMOS 晶体管 205 的源端或漏端相 连接， 构成第二差分串联电压开关逻辑单元2的第一输出out20 ； 第四输入PMOS晶体管206 的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连接， 构成第二差分串联电压开 关逻辑单元 2 的第二输出 out2。
21、1 ； 第三输入 PMOS 晶体管 204 的栅端为第二差分串联电压开 关逻辑单元 2 的第一输入 in20 ； 第四输入 PMOS 晶体管 206 的栅端为第二差分串联电压开 关逻辑单元 2 的第二输入 in21。 0013 上述方案中， 所述第三负载NMOS晶体管205的栅端接第二差分串联电压开关逻辑 单元 2 的第二输出 out21， 所述第四负载 NMOS 晶体管 207 的栅端接第二差分串联电压开关 逻辑单元 2 的第一输出 out20。 0014 上述方案中， 所述第一差分串联电压开关逻辑单元1的第一输入端in10与所述第 二差分串联电压开关逻辑单元 2 的第一输出 out20 相。
22、连接， 所述第一差分串联电压开关逻 辑单元 1 的第二输入端 in11 与所述第二差分串联电压开关逻辑单元 2 的第二输出 out21 说 明 书 CN 103903645 A 5 3/6 页 6 相连接， 所述第一差分串联电压开关逻辑单元 1 的第一输出端 out10 与所述第二差分串联 电压开关逻辑单元 2 的第一输入 in20 相连接， 所述第一差分串联电压开关逻辑单元 1 的第 二输出端 out11 与所述第二差分串联电压开关逻辑单元 2 的第二输入 in21 相连接， 由此所 述第一差分串联电压开关逻辑单元1与所述第二差分串联电压开关逻辑单元2构成交叉耦 合的锁存器。 0015 上述。
23、方案中， 所述第一存取NMOS晶体管103的漏端或源端与所述第一差分串联电 压开关逻辑单元 1 的第一输入端 in10 相连接， 所述第二存取 NMOS 晶体管 203 的漏端或源 端与所述第一差分串联电压开关逻辑单元 1 的第二输入端 in11 相连接。 0016 上述方案中， 在该静态随机存储单元及在包含多个该静态随机存储单元的阵列 中， 所述字线 102 与电源地线垂直。 0017 上述方案中， 在该静态随机存储单元及在包含多个该静态随机存储单元的阵列 中， 所述述位线 101 与电源地线平行。 0018 上述方案中， 在该静态随机存储单元及在包含多个该静态随机存储单元的阵列 中， 所述。
24、述位线反 201 与电源地线平行。 0019 ( 三 ) 有益效果 0020 从上述技术方案可以看出， 本发明提供的辐射加固设计的静态随机存储单元， 采 用 2 个差分串联电压开关逻辑单元构成锁存器结构， 与传统的 6 管单元相比具有额外的 2 个冗余存储节点， 即总共 4 个存储节点 (out10、 out11、 out20、 out21)， 其中任何一个存储节 点都受其他 2 个存储节点的控制。因此， 当其中任意一个存储节点在单粒子事件中发生翻 转时， 其他存储节点发生翻转的概率大大降低， 能有效提高该静态随机存储单元的抗辐照 性能。再者， 本发明提供的辐射加固设计的静态随机存储单元， 与。
25、 DICE 结构的辐射加固设 计的静态随机存储单元相比， 其面积也减小了 17， 能有效减小辐射加固设计带来的面积 的消耗。 附图说明 0021 通过附图形象而详细地对上述发明内容进行描述， 以使本发明的特点和优点变得 更加清晰， 这些附图包括 ： 0022 图 1 示出的是传统的六管静态随机存储单元的电路图 ； 0023 图 2 示出的是基于 DICE 结构的辐射加固设计的静态随机存储单元的电路图 ； 0024 图 3 示出的是依照本发明实施例的辐射加固设计的静态随机存储单元的电路图。 具体实施方式 0025 为使本发明的目的、 技术方案和优点更加清楚明白， 在下文中， 通过参照附图， 本 。
26、发明的一个实施例将被详细地描述。 但是， 本发明可以以许多不同的形式加以实施， 并不应 限定于这里给出的实例， 该实例的提供是为了使本公开是彻底的和完整的， 并且向熟悉本 领域的人员全面地传达本发明的思想。 0026 如图 3 所示， 图 3 示出的是依照本发明实施例的辐射加固设计的静态随机存储单 元的电路图， 该静态随机存储单元包括依次连接的第一存取 NMOS 晶体管 103、 第一差分串 联电压开关逻辑单元 1、 第二差分串联电压开关逻辑单元 2 和第二存取 NMOS 晶体管 203， 其 说 明 书 CN 103903645 A 6 4/6 页 7 中 ： 0027 第一差分串联电压开关。
27、逻辑单元1， 其包括一第一输入PMOS晶体管104， 一第二输 入 PMOS 晶体管 106， 一第一负载 NMOS 晶体管 105， 一第二负载 NMOS 晶体管 107 ； 第一输入 PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连接， 构成第一 差分串联电压开关逻辑单元 1 的第一输出端 out10 ； 第二输入 PMOS 晶体管 106 的源端或漏 端与第二负载NMOS晶体管107的源端或漏端相连接， 构成第一差分串联电压开关逻辑单元 1 的第二输出端 out11 ； 第一输入 PMOS 晶体管 104 的栅端为第一差分串联电压开关逻辑单 元 1 的第一输。
28、入端 in10 ； 第二输入 PMOS 晶体管 106 的栅端为第一差分串联电压开关逻辑 单元 1 的第二输入端 in11 ； 第一负载 NMOS 晶体管 105 的栅端接第一差分串联电压开关逻 辑单元 1 的第二输出端 out11 ； 第二负载 NMOS 晶体管 107 的栅端接第一差分串联电压开关 逻辑单元 1 的第一输出端 out10。 0028 在上述第一输入 PMOS 晶体管 104 的源端或漏端与第一负载 NMOS 晶体管 105 的源 端或漏端相连接， 构成第一差分串联电压开关逻辑单元1的第一输出端out10时， 既可以是 第一输入 PMOS 晶体管 104 的源端与第一负载 N。
29、MOS 晶体管 105 的源端或漏端相连接， 也可 以是第一输入 PMOS 晶体管 104 的漏端与第一负载 NMOS 晶体管 105 的源端或漏端相连接。 同样， 在第二输入 PMOS 晶体管 106 的源端或漏端与第二负载 NMOS 晶体管 107 的源端或漏 端相连接， 构成第一差分串联电压开关逻辑单元1的第二输出端out11时， 既可以是第二输 入 PMOS 晶体管 106 的源端与第二负载 NMOS 晶体管 107 的源端或漏端相连接， 也可以是第 二输入 PMOS 晶体管 106 的漏端与第二负载 NMOS 晶体管 107 的源端或漏端相连接。 0029 第二差分串联电压开关逻辑单。
30、元2， 其包括一第三输入PMOS晶体管204， 一第四输 入 PMOS 晶体管 206， 一第三负载 NMOS 晶体管 205， 一第四负载 NMOS 晶体管 207 ； 第三输入 PMOS 晶体管 204 的源端或漏端与第三负载 NMOS 晶体管 205 的源端或漏端相连接， 构成第 二差分串联电压开关逻辑单元 2 的第一输出 out20 ； 第四输入 PMOS 晶体管 206 的源端或漏 端与第四负载NMOS晶体管207的源端或漏端相连接， 构成第二差分串联电压开关逻辑单元 2 的第二输出 out21 ； 第三输入 PMOS 晶体管 204 的栅端为第二差分串联电压开关逻辑单元 2 的第一。
31、输入 in20 ； 第四输入 PMOS 晶体管 206 的栅端为第二差分串联电压开关逻辑单元 2 的第二输入in21 ； 第三负载NMOS晶体管205的栅端接第二差分串联电压开关逻辑单元2的 第二输出 out21 ； 第四负载 NMOS 晶体管 207 的栅端接第二差分串联电压开关逻辑单元 2 的 第一输出 out20。 0030 在上述第三输入 PMOS 晶体管 204 的源端或漏端与第三负载 NMOS 晶体管 205 的源 端或漏端相连接， 构成第二差分串联电压开关逻辑单元2的第一输出out20时， 既可以是第 三输入 PMOS 晶体管 204 的源端与第三负载 NMOS 晶体管 205 。
32、的源端或漏端相连接， 也可以 是第三输入 PMOS 晶体管 204 的漏端与第三负载 NMOS 晶体管 205 的源端或漏端相连接。同 样， 在第四输入 PMOS 晶体管 206 的源端或漏端与第四负载 NMOS 晶体管 207 的源端或漏端 相连接， 构成第二差分串联电压开关逻辑单元 2 的第二输出 out21 时， 既可以是第四输入 PMOS晶体管206的源端与第四负载NMOS晶体管207的源端或漏端相连接， 也可以是第四输 入 PMOS 晶体管 206 的漏端与第四负载 NMOS 晶体管 207 的源端或漏端相连接。 0031 第一差分串联电压开关逻辑单元 1 的第一输入端 in10 与。
33、第二差分串联电压开关 逻辑单元 2 的第一输出 out20 相连接 ； 第一差分串联电压开关逻辑单元 1 的第二输入端 说 明 书 CN 103903645 A 7 5/6 页 8 in11 与第二差分串联电压开关逻辑单元 2 的第二输出 out21 相连接 ； 第一差分串联电压开 关逻辑单元1的第一输出端out10与第二差分串联电压开关逻辑单元2的第一输入in20相 连接 ； 第一差分串联电压开关逻辑单元 1 的第二输出端 out11 与第二差分串联电压开关逻 辑单元2的第二输入in21相连接 ； 由此第一差分串联电压开关逻辑单元1与第二差分串联 电压开关逻辑单元 2 构成交叉耦合的锁存器，。
34、 该锁存器连接在正电源电压和电源地之间。 0032 第一存取 NMOS 晶体管 103， 其漏端或源端与第一差分串联电压开关逻辑单元 1 的 第一输入端 in10 相连接， 其栅端与字线 102 连接， 其源端或漏端与位线 101 连接。 0033 第二存取 NMOS 晶体管 203， 其漏端或源端与第一差分串联电压开关逻辑单元 1 的 第二输入端 in11 相连接， 其栅端与字线 102 连接， 其源端或漏端与位线反 201 连接。 0034 在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中， 所述字线 102与电源地线垂直， 所述述位线101与电源地线平行， 所述述位线反201与。
35、电源地线平行。 0035 当对该静态随机存储单元进行写 “1” 操作时， 位线 101 为高电平， 位线反 201 为低 电平， 字线102为高电平， 第一存取NMOS晶体管103及第二存取NMOS晶体管203均打开， 位 线101上的高电平及位线反201上的低电平将分别接入到第一差分串联电压开关逻辑单元 1的第一输入端in10及第二输入端in11上， 第一差分串联电压开关逻辑单元1的第一输出 端 out10 及第二输出端 out11 将分别得到低电平和高电平 ； 根据静态随机存储单元的连接 关系， 第二差分串联电压开关逻辑单元 2 的第一输入 in20 及第二输入 in21 将分别得到低 电。
36、平和高电平， 第二差分串联电压开关逻辑单元 2 的第一输出 out20 及第二输出 out21 将 分别得到高电平和低电平， 且分别与第一差分串联电压开关逻辑单元 1 的第一输入端 in10 及第二输入端 in11 上的高电平与低电平耦合， 静态随机存储单元完成写 “1” 操作 ； 当字线 102为低电平时， 第一差分串联电压开关逻辑单元1及第二差分串联电压开关逻辑单元2构 成锁存器结构， 保持写入的 “1” 数据。 0036 当对该静态随机存储单元进行写 “0” 操作时， 位线 101 为低电平， 位线反 201 为高 电平， 字线 102 为高电平， 第一存取 NMOS 晶体管 103 及。
37、第二存取 NMOS 晶体管 203 均打开， 位线101上的低电平及位线反201上的高电平将分别接入到第一差分串联电压开关逻辑单 元1的第一输入端in10及第二输入端in11上， 第一差分串联电压开关逻辑单元1的第一输 出 out10 及第二输出端 out11 将分别得到高电平和低电平 ； 根据静态随机存储单元的连接 关系， 第二差分串联电压开关逻辑单元 2 的第一输入 in20 及第二输入 in21 将分别得到高 电平和低电平， 第二差分串联电压开关逻辑单元 2 的第一输出 out20 及第二输出 out21 将 分别得到低电平和高电平， 且分别与第一差分串联电压开关逻辑单元 1 的第一输入。
38、端 in10 及第二输入端 in11 上的低电平与高电平耦合， 静态随机存储单元完成写 “0” 操作 ； 当字线 102为低电平时， 第一差分串联电压开关逻辑单元1及第二差分串联电压开关逻辑单元2构 成锁存器结构， 保持写入的 “0” 数据。 0037 若该静态随机存储单元锁存数据为 “1” 时， 即第一差分串联电压开关逻辑单元 1 的第二输出端 out11 及第二差分串联电压开关逻辑单元 2 的第一输出 out20 为高电平， 第 一差分串联电压开关逻辑单元 1 的第一输出端 out10 及第二差分串联电压开关逻辑单元 2 的第二输出 out21 为低电平， 考虑在辐射环境中发生单粒子事件时。
39、， 假设高能粒子作用在 第二差分串联电压开关逻辑单元 2 的第一输出 out20 上， 第一输出 out20 由高电平翻转为 低电平， 由于第一差分串联电压开关逻辑单元 1 的第一输出端 out10 上的高电平及第二输 说 明 书 CN 103903645 A 8 6/6 页 9 出端out11上的低电平均未发生翻转， 其将作用于第二差分串联电压开关逻辑单元2上， 恢 复第二差分串联电压开关逻辑单元 2 的第一输出 out20 为高电平。 0038 基于 0.2m 工艺实现的该辐射加固设计的静态随机存储单元， 对其进行 HSPICE 单粒子仿真测试， 可得其单粒子翻转阈值为 160MeV.cm。
40、2/mg， 而基于 DICE 结构的辐射加固 设计的静态随机存储单元单粒子翻转阈值仅为 9MeV.cm2/mg， 传统的六管静态随机存储单 元单粒子翻转阈值仅为3MeV.cm2/mg。 因此， 本发明提供的辐射加固设计的静态随机存储单 元， 在提高静态随机存储单元抗辐照性能的同时， 也有效减小了辐射加固设计带来的面积 的消耗。 0039 以上所述的具体实施例， 对本发明的目的、 技术方案和有益效果进行了进一步详 细说明， 所应理解的是， 以上所述仅为本发明的具体实施例而已， 并不用于限制本发明， 凡 在本发明的精神和原则之内， 所做的任何修改、 等同替换、 改进等， 均应包含在本发明的保 护范围之内。 说 明 书 CN 103903645 A 9 1/2 页 10 图 1 图 2 说 明 书 附 图 CN 103903645 A 10 2/2 页 11 图 3 说 明 书 附 图 CN 103903645 A 11 。