多层电路板测试方法.pdf

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1、(10)申请公布号 CN 103809067 A (43)申请公布日 2014.05.21 CN 103809067 A (21)申请号 201210457347.X (22)申请日 2012.11.14 G01R 31/02(2006.01) (71)申请人 东莞市五株电子科技有限公司 地址 523303 广东省东莞市石碣镇刘屋科技 中路 161 号 (72)发明人 冉彦祥 (54) 发明名称 多层电路板测试方法 (57) 摘要 本发明提供一种多层电路板测试方法。所述 多层电路板测试方法包括如下步骤 ： 多层电路板 包括设置有导电通孔的绝缘层和设置有导电线路 的导电层， 所述导电通孔与所述导。

2、电线路电性相 连形成测试电路 ； 提供电性测试仪对所述测试电 路测试 ； 当测试结果为通路则所述多层电路板性 能良好， 反之则不良。相较于现有技术， 本发明的 多层电路板测试方法通过测量多个所述测试电路 的通断状态， 并根据测试结果来确定所述多层电 路板的导电性能， 因此可以高效准确的测试电路 板性能的优劣， 方便制作可靠性良好的多层电路 板。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图3页 (10)申请公布号 CN 103809067 A CN 103809067 A 。

3、1/1 页 2 1. 一种多层电路板测试方法， 其包括如下步骤 ： 提供多层电路板， 所述多层电路板包括自上而下交错叠设的绝缘层和导电层， 所述绝 缘层包括多个导电通孔， 所述导电层包括相互绝缘设置的多个导电线路， 所述导电线路包 括一第一导电线路及对称设置于所述第一导电线路两侧的第二导电线路， 所述第一导电线 路与其上相邻的所述导电层上的二所述导电通孔电性相连， 所述导电通孔与其相邻的所述 导电层上的所述导电线路电性相连， 所述第二导电线路与其相邻的所述导电通孔电性相 连， 所述第一导电线路与所述多层电路板表层的二所述导电通孔电性相连， 形成多个嵌套 的相互绝缘的测试电路 ； 提供电性测试仪。

4、并测试 ； 反馈测试结果 ； 判断多层电路板性能。 2. 根据权利要求 1 所述的多层电路板测试方法， 其特征在于， 所述多层电路板包括 M 层电路板， M 为大于 2 的自然数， 所述 M 层电路板包括第一绝缘层、 第二绝缘层、 第三绝缘 层 第 N 绝缘层 第 M 绝缘层， 所述第一绝缘层包括 2M 个所述导电通孔， 所述 第二绝缘层包括 2M-2 个所述导电通孔 所述第 N 绝缘层包括 2M-2N+2 个所述导电通 孔 所述第 M 绝缘层包括二个所述导电通孔， 所述导电层包括第一导电层、 第二导电 层、 第三导电层 第 N 导电层 第 M 导电层， 所述第一导电层包括 2M-1 个所述 。

5、导电线路、 所述第二导电层包括2M-3个所述导电线路、 所述第三导电层包括2M-5个所述导 电线路 所述第 N 导电层包括 2M-2N+1 个所述导电线路 所述第 M 导电层包 括一所述导电线路， 所述多层电路板依据第一绝缘层、 第一导电层、 第二绝缘层、 第二导电 层 第 N 绝缘层、 第 N 导电层 第 M 绝缘层、 第 M 导电层的顺序自上而下依次叠 设。 3. 根据权利要求 2 所述的多层电路板测试方法， 其特征在于， 所述 M 层电路板的所述 M 个测试电路对应形成 M 个嵌套的相互绝缘的 U 型的所述测试电路。 4.根据权利要求2所述的多层电路板测试方法， 其特征在于， 当第M-N。

6、导电层对应的所 述测试电路为断路， 第 M-N-1 导电层对应的所述测试电路为通路， 则第 M-N 导电层为断路， N 为小于 M-1 的自然数。 5. 根据权利要求 2 所述的多层电路板测试方法， 其特征在于， 所述导电层经过蚀刻处 理， 得到相互绝缘设置的所述导电线路。 6. 根据权利要求 2 所述的多层电路板测试方法， 其特征在于， 所述导电通孔的侧壁设 置有导电体， 所述导电体的上表面及下表面与其相邻的所述导电线路电性连接。 7. 根据权利要求 2 所述的多层电路板测试方法， 其特征在于， 所述电性测试仪可以为 电压测试仪或电阻测试仪或电流测试仪。 8. 根据权利要求 2 所述的多层电。

7、路板测试方法， 其特征在于， 当所述测试电路均为通 路， 则所述多层电路板各层导电性能良， 当至少有一所述测试电路为断路， 则所述多层电路 板的导电性能不良。 权 利 要 求 书 CN 103809067 A 2 1/4 页 3 多层电路板测试方法 技术领域 0001 本发明涉及一种测试效果高效准确的多层电路板测试方法。 背景技术 0002 随着技术发展和人们对电子产品的消费需求， 高密度、 多层数的印刷电路板逐渐 成为电路板的发展趋势。一般来说， 多层电路板是多个带有盲孔的单层板通过压合方式形 成， 而为了保证电路板线路准确及各层之间导电性良好， 对于压合及盲孔的导电化过程的 对位精度要求很。

8、高， 一旦出现较大层间偏移或电镀不完全， 多层电路板的线路之间就可能 出现短路 / 断路， 从而影响电气性能， 严重的会导致电路板损坏。现有的层间位置偏移检测 通常采用切片法， 对电路板各层导通孔进行切片， 然后进行分析， 这种方式不足之处在于需 要花费很多时间制作切片， 势必会损伤电路板， 而且需要对所有切片进行测量或判断， 费时 费力， 检测效率低且误差大， 不方便制作可靠性能良好的多层电路板。 发明内容 0003 本发明主要解决的技术问题是现有多层电路板的测试方法繁琐耗时容易产生误 差而造成的制作的多层电路板可靠性不良。 0004 为了解决上述技术问题， 本发明实施例公开了一种多层电路板。

9、测试方法， 其包括 如下步骤， 提供多层电路板， 所述多层电路板包括自上而下交错叠设的绝缘层和导电层， 所 述绝缘层包括多个导电通孔， 所述导电层包括相互绝缘设置的多个导电线路， 所述导电线 路包括一第一导电线路及对称设置于所述第一导电线路两侧的第二导电线路， 所述第一导 电线路与其上相邻的所述导电层上的二所述导电通孔电性相连， 所述导电通孔与其相邻的 所述导电层上的所述导电线路电性相连， 所述第二导 电线路与其相邻的所述导电通孔电 性相连， 所述第一导电线路与所述多层电路板表层的二所述导电通孔电性相连， 形成多个 嵌套的相互绝缘的测试电路 ； 0005 提供电性测试仪并测试 ； 0006 反。

10、馈测试结果 ； 0007 判断多层电路板性能。 0008 在本发明的一较佳实施例中， 所述多层电路板包括 M 层电路板， M 为大于 2 的自然 数， 所述M层电路板包括第一绝缘层、 第二绝缘层、 第三绝缘层第N绝缘层第 M 绝缘层， 所述第一绝缘层包括 2M 个所述导电通孔， 所述第二绝缘层包括 2M-2 个所述导电 通孔 所述第 N 绝缘层包括 2M-2N+2 个所述导电通孔 所述第 M 绝缘层包括二 个所述导电通孔， 所述导电层包括第一导电层、 第二导电层、 第三导电层 第 N 导电 层 第 M 导电层， 所述第一导电层包括 2M-1 个所述导电线路、 所述第二导电层包括 2M-3 个所。

11、述导电线路、 所述第三导电层包括 2M-5 个所述导电线路 所述第 N 导电层 包括 2M-2N+1 个所述导电线路 所述第 M 导电层包括一所述导电线路， 所述多层电 路板依据第一绝缘层、 第一导电层、 第二绝缘层、 第二导电层 第 N 绝缘层、 第 N 导电 说 明 书 CN 103809067 A 3 2/4 页 4 层 第 M 绝缘层、 第 M 导电层的顺序自上而下依次叠设。 0009 在本发明的一较佳实施例中， 所述 M 层电路板的所述 M 个测试电路对应形成 M 个 嵌套的相互绝缘的 U 型的所述测试电路。 0010 在本发明的一较佳实施例中， 当第 M-N 导电层对应的所述测试电。

12、路为断路， 第 M-N-1导电层对应的所述测试电路为通路， 则第M-N导电层为断路， N为小于M-1的自然数。 0011 在本发明的一较佳实施例中， 所述导电层经过蚀刻处理， 得到相互绝缘设置的所 述导电线路。 0012 在本发明的一较佳实施例中， 所述导电通孔的侧壁设置有导电体， 所述导电体的 上表面及下表面与其相邻的所述导电线路电性连接。 0013 在本发明的一较佳实施例中， 所述电性测试仪可以为电压测试仪或电阻测试仪或 电流测试仪。 0014 在本发明的一较佳实施例中， 当所述测试电路均为通路， 则所述多层电路板各层 导电性能良， 当至少有一所述测试电路为断路， 则所述多层电路板的导电性。

13、能不良。 0015 相较于现有技术， 本发明的多层电路板测试方法通过测量多个所述测试电路的通 断状态， 并根据测试结果来确定所述多层电路板的导电性能， 因此可以高效准确的测试电 路板， 方便多层电路板的制作。 附图说明 0016 为了更清楚地说明本发明实施例中的技术方案， 下面将对实施例描述中所需要使 用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一些实施例， 对于 本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其它 的附图， 其中 ： 0017 图 1 是本发明多层电路板测试方法的步骤示意图。 0018 图 2 是本发明多层电路板测试方法。

14、第一较佳实施例的多层电路板结构示意图。 0019 图 3 是本发明多层电路板测试方法第二较佳实施例的多层电路板结构示意图。 0020 图 4 是本发明多层电路板测试方法第三较佳实施例的多层电路板结构示意图。 具体实施方式 0021 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完 整地描述， 显然， 所描述的实施例仅是本发明的一部分实施例， 而不是全部的实施例。基于 本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它 实施例， 都属于本发明保护的范围。 0022 本发明公开了一种多层电路板测试方法， 请参阅图1、 图2， 图1是本发明多层。

15、电路 板测试方法的步骤示意图， 图 2 是本发明多层电路板测试方法第一较佳实施例的多层电路 板结构示意图， 具体操作步骤如下 ： 0023 步骤 S1 ： 提供多层电路板 10。所述多层电路板 10 包括交错叠设的 绝缘层 100 和 导电层 102， 所述绝缘层 100 与所述导电层 102 是经过精确的对位压合工艺加工而成， 所述 绝缘层 100 经过钻孔加工处理具有多个导电通孔 101， 绝缘层 100 包括第一绝缘层 1001 和 第二绝缘层 1002， 所述第一绝缘层 1001 包括 4 个导电通孔 101 ： 导电通孔 1011、 导电通孔 说 明 书 CN 103809067 A。

16、 4 3/4 页 5 1012、 导电通孔 1013 和导电通孔 1014， 所述第二绝缘层 1002 包括二个导电通孔 101 ： 导电 通孔 1015 和导电通孔 1016， 在每个导电通孔 101 的侧壁经过镀铜工艺， 具有导电体 104， 所 述每层导电层102经过蚀刻处理具有相互绝缘设置的多个导电线路103， 所述导电层102包 括第一导电层 1021 和第二导电层 1022， 所述第一导电层 1021 包括导电线路 1031、 导电线 路1032和导电线路1033， 所述第二导电层1022包括导电线路1034， 所述导电通孔1011、 导 电通孔 1015、 导电通孔 1016 及。

17、导电通孔 1014 通过设置在其侧壁的导电体 104 与导电线路 1031、 导电体1033及导电体1034相互抵接， 电性相连， 形成一U型的测试电路1050， 所述导 电通孔 1012 及导电通孔 1013 通过设置在其侧壁的导电体 104 与所述导电线路 1032 相互 抵接并电性相连， 形成一 U 型的测试电路 1052。 0024 步骤 S2: 提供电性测试仪并测试。所述电性测试仪为带有试电笔的电流测试仪， 选择所述测试电路1050在所述第一绝缘层1001对应的两测试口 ： 导电通孔1011及导电通 孔 1014， 使用测电笔测量测试口之间的电流值 R ； 0025 步骤 S3: 反。

18、馈测试结果。依次测试并记录测试电路 1052 的电流值 R， 当电流值 R 为零时， 则对应的测试电路为断路， 当电流值为非零时， 则对应的测试电路为通路 ； 0026 步骤S4:判断多层板电路性能。 根据上一步骤的测试结果判断所述多层电路板10 的性能， 当所述测试电路 1050 及所述测试电路 1052 均为通路， 则所述多层电路板 10 各层 导电性能良， 当至少有一所述测试电路为断路， 则所述多层电路板 10 的导电性能不良。 0027 本发明的实施例还公开了一种多层电路板测试方法， 请参阅图 3， 图 3 是本发明多 层电路板测试方法第二较佳实施例的多层电路板结构示 意图， 具体操作。

19、步骤如下 ： 0028 步骤 S1 ： 提供多层电路板。所述多层电路板 22 包括交错叠设的绝缘层 220 和导 电层 222， 所述绝缘层 220 与所述导电层 222 是经过精确的对位压合工艺加工而成， 所述绝 缘层 220 包括导电通孔 2200， 所述每层导电层 222 包括相互绝缘设置的导电线路 2220， 所 述导电通孔 2200 与其相邻的所述导电层 222 上的所述导电线路 2220 电性相连， 所述每层 导电层 222 与所述多层电路板 22 的表层的每二所述导电通孔 2200 电性相连， 形成多个相 互绝缘的测试电路 224， 所述多层电路板 22 的所述多个测试电路 22。

20、4 对应形成多个嵌套的 相互绝缘的 U 型结构 226， 所述 U 型结构 226 包括多个所述导电通孔 2200 和所述导电线路 2220， 所述导电层 222 经过蚀刻处理， 得到间断设置的所述导电线路 2220， 所述导电通孔 2200 的侧壁设置有导电体 2202 ； 0029 步骤 S2 ： 提供电性测试仪并测试。所述电性测试仪包括所述电流测试仪， 选择所 述多层电路板 22 的所述测试电路 224 进行测试 ； 0030 步骤 S3 ： 反馈测试结果。当所述测试电路 224 的电流为零时， 则判断所述测试电 路 224 为断路， 当所述测试电路 224 的电流为非零时， 则判断所述。

21、测试电路 224 为通路。 0031 步骤 S4 ： 判断多层板电路性能。由于所述电路板的制作工艺为多层板依次精确对 位压合， 当某一层电路板228在压合中错位而导致其中一测试电路224断路， 则涉及该层的 其他测试电路均为断路， 当第 3 层电路板 228 对应的所述测试电路 2241 为断路， 而第 2 层 电路板 229 对应的所述测试电路 2242 为通路， 进而可以追溯到所述多层电路板 22 的断路 发生的层数， 相比现有技术中的切片测试法高效准确， 且不损伤电路板。 0032 本发明的实施例还公开了一种多层电路板测试方法， 请参阅图 4， 图 4 是本发明多 层电路板测试方法第三较。

22、佳实施例的多层电路板结构示意图， 具体操作步骤如下 ： 说 明 书 CN 103809067 A 5 4/4 页 6 0033 步骤 S1 ： 提供多层电路板。所述多层电路板为 M 层电路板 32， M 为大于 2 的自然 数， 所述 M 层电路板 32 包括第一绝缘层 340、 第二绝 缘层 341、 第三绝缘层 342 第 N 绝缘层345第M绝缘层347， 所述第一绝缘层340包括2M个所述导电通孔3401， 所述 第二绝缘层341包括2M-2个所述导电通孔3401所述第N绝缘层345包括2M-2N+2个 所述导电通孔 3401 所述第 M 绝缘层 3501 包括二个所述导电通孔 340。

23、1， 所述导电层 35包括第一导电层350、 第二导电层351、 第三导电层352第N导电层355第M 导电层 358， 所述第一导电层 350 包括 2M-1 个所述导电线路 360、 所述第二导电层 351 包括 2M-3 个所述导电线路 360、 所述第三导电层 352 包括 2M-5 个所述导电线路 360 所述 第 N 导电层 355 包括 2M-2N+1 个所述导电线路 360 所述第 M 导电层 358 包括一所述 导电线路 360， 所述 M 层电路板 32 依据第一绝缘层 340、 第一导电层 350、 第二绝缘层 341、 第二导电层 351 第 N 绝缘层 345、 第 。

24、N 导电层 355 第 M 绝缘层 347、 第 M 导电 层 357 的顺序自上而下依次叠设， 所述第一导电线路 3601 与其上相邻的所述导电层 35 上 的二所述导电通孔 3401 电性相连， 设置于所述第二绝缘层 341、 第三绝缘层 342、 第 N绝缘层345第M绝缘层347的每一所述导电通孔3401的上表面与其相邻的所述导 电层 35 的一所述第二导电线路 3602 的下表面一一对应电性相连， 每一所述第二导电线路 3602的上表面与其相邻的所述绝缘层34的一所述导电通孔3401的下表面一一对应电性相 连， 形成 M 个相互绝缘的测试电路 370， 所述测试电路 370 的两端为。

25、设置在所述第一绝缘层 340 的二导电通孔 3401， 所述 M 层电路板 32 的所述 M 个测试电路 370 对应形成 M 个嵌套的 相互绝缘的 U 型的所述测试电路 370 ； 0034 步骤 S2 ： 提供电性测试仪并测试。所述电性测试仪为带有试电笔的电流测试仪， 选择所述测试电路 370 在所述第一绝缘层 340 对应的两测试口 ： 二导电通孔 3401， 使用测 电笔测量测试口之间的电流值 R ； 0035 步骤 S3 ： 反馈测试结果。依次测试并记录测试电路 370 的电流值 R， 当电流值 R 为 零时， 则对应的测试电路 370 为断路， 当电流值为非零时， 则对应的测试电路。

26、 370 为通路 ； 0036 步骤 S4 ： 判断多层板电路性能。根据上一步骤的测试结果判断所述 多层电路板 32 的性能， 由于所述 M 层电路板 32 的制作工艺为多层板依次精确对位压合， 当某一层电路 板在压合中错位而导致其中一测试电路 370 断路， 则涉及该层的其他测试电路 370 均为断 路， 当所述测试电路 370 均为通路， 则所述 M 层电路板 32 各层导电性能良。当第 M-N 导电 层对应的所述测试电路 370 为断路， 第 M-N-1 导电层对应的所述测试电路 370 为通路， 则第 M-N 导电层为断路， 所述 M 层电路板 32 的导电性能不良， 进而可以追溯到所。

27、述多层电路板 22 的断路发生的层数， 相比现有技术中的切片测试法高效准确， 且不损伤电路板。 0037 以上所述仅为本发明的实施例， 并非因此限制本发明的专利范围， 凡是利用本发 明说明书及附图内容所作的等效结构或等效流程变换， 或直接或间接运用在其它相关的技 术领域， 均同理包括在本发明的专利保护范围内。 说 明 书 CN 103809067 A 6 1/3 页 7 图 1 图 2 说 明 书 附 图 CN 103809067 A 7 2/3 页 8 图 3 说 明 书 附 图 CN 103809067 A 8 3/3 页 9 图 4 说 明 书 附 图 CN 103809067 A 9 。