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1、(10)申请公布号 CN 104134425 A (43)申请公布日 2014.11.05 CN 104134425 A (21)申请号 201410309278.7 (22)申请日 2014.06.30 G09G 3/32(2006.01) (71)申请人 上海天马有机发光显示技术有限公 司 地址 201201 上海市浦东新区汇庆路 889 号 申请人 天马微电子股份有限公司 (72)发明人 吴桐 钱栋 (54) 发明名称 一种 OLED 反相电路和显示面板 (57) 摘要 本发明公开了一种反向电路及其驱动方法， 其特征在于， 所述反相电路包括 ： 上拉单元， 具有 第一电源输入端、 第一端。
2、、 第二端和第三端， 所述 第一电源输入端接收第一电源电压， 所述第一端 接收第一控制信号， 所述第三端与信号输出端电 连接并输出第一电平信号 ； 下拉单元， 具有第二 电源输入端、 第四端、 第五端和第六端， 所述第四 端电连接于所述上拉单元第二端， 所述第二电源 输入端接收第二电源电压， 所述第五端接收第二 控制信号， 所述第六端与所述信号输出端电连接 并输出第二电平信号 ； 第一电容， 所述第一电容 的第一端与所述上拉单元第二端和所述下拉单元 第四端电连接， 所述第一电容的第二端与所述上 拉单元第三端和所述下拉单元第六端电连接。 (51)Int.Cl. 权利要求书 5 页 说明书 9 页。
3、 附图 12 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书5页 说明书9页 附图12页 (10)申请公布号 CN 104134425 A CN 104134425 A 1/5 页 2 1. 一种反相电路， 用于有源矩阵有机发光显示面板中， 其特征在于， 所述反相电路包 括 ： 上拉单元， 具有第一电源输入端、 第一端、 第二端和第三端， 所述第一电源输入端接收 第一电源电压， 所述第一端接收第一控制信号， 所述第三端与信号输出端电连接并输出第 一电平信号 ； 下拉单元， 具有第二电源输入端、 第四端、 第五端和第六端， 所述第四端电连接于所述 上拉单元第二端， 所。
4、述第二电源输入端接收第二电源电压， 所述第五端接收第二控制信号， 所述第六端与所述信号输出端电连接并输出第二电平信号 ； 第一电容， 所述第一电容的第一端与所述上拉单元第二端和所述下拉单元第四端电连 接， 所述第一电容的第二端与所述上拉单元第三端和所述下拉单元第六端电连接。 2. 根据权利要求 1 所述的反相电路， 其特征在于， 所述上拉单元包括第一晶体管和第 二晶体管， 所述下拉单元包括第三晶体管和第四晶体管。 3. 根据权利要求 2 所述的反相电路， 其特征在于， 所述第一晶体管、 第二晶体管、 第三 晶体管和第四晶体管均为 P 型晶体管， 所述上拉单元的第一端为所述电平信号输入端， 所 。
5、述上拉单元的第二端为所述第二晶体管的第一极， 所述上拉单元的第三端为所述第一晶体 管的第一极， 所述下拉单元的第四端为所述第四晶体管的第三极， 所述下拉单元的第五端 为所述时钟信号输入端， 所述下拉单元的第六端为所述第三晶体管的第三极。 4. 根据权利要求 3 所述的反相电路， 其特征在于， 所述第一晶体管的第一极与所述第一电容的第二端及所述第三晶体管的第三极相连 并共同连接至所述信号输出端， 所述第一晶体管的第二极与所述第二晶体管的第二极相 连， 并共同连接至电平信号输入端， 所述第一晶体管的第三极与所述第二晶体管的第三极 相连， 并共同连接至所述第一电源输入端 ； 所述第二晶体管的第一极与。
6、所述第三晶体管的第二极及所述第四晶体管的第三极相 连， 并共同连接至所述第一电容的第一端， 所述第二晶体管的第二极与所述第一晶体管的 第二极相连， 并共同连接至电平信号输入端， 所述第二晶体管的第三极与所述第一晶体管 的第三极相连， 并共同连接至第一电源输入端 ； 所述第三晶体管的第一极与所述第四晶体管的第一极相连， 并共同连接至第二电源输 入端， 所述第三晶体管的第二极与所述第四晶体管的第三极相连， 并共同连接至所述第一 电容的第一端， 所述第三晶体管的第三极与所述第一晶体管的第一极及所述第一电容的第 二端相连， 并共同连接至所述信号输出端 ； 所述第四晶体管的第一极与所述第三晶体管的第一极。
7、相连， 并共同连接至所述第二电 源输入端， 所述第四晶体管的第二极与所述时钟信号输入端相连， 所述第四晶体管的第三 极与所述第三晶体管的第二极相连， 并共同连接至所述第一电容的第一端。 5. 根据权利要求 3 所述的反相电路， 其特征在于， 所述第一晶体管的第一极与所述第一电容的第二端及所述第三晶体管的第三极相连 并共同连接至所述信号输出端， 所述第一晶体管的第二极与所述第二晶体管的第二极相 连， 并共同连接至电平信号输入端， 所述第一晶体管的第三极与所述第二晶体管的第三极 相连， 并共同连接至所述第一电源输入端 ； 所述第二晶体管的第一极与所述第四晶体管的第二极相连， 并共同连接至所述时钟信。
8、 权 利 要 求 书 CN 104134425 A 2 2/5 页 3 号输入端， 所述第二晶体管的第二极与所述第一晶体管的第二极相连， 并共同连接至电平 信号输入端， 所述第二晶体管的第三极与所述第三晶体管的第二极及所述第四晶体管的第 三极相连， 并共同连接至所述第一电容的第一端。 所述第三晶体管的第一极与所述第四晶体管的第一极相连， 并共同连接至第二电源输 入端， 所述第三晶体管的第二极与所述第四晶体管的第三极相连， 并共同连接至所述第一 电容的第一端， 所述第三晶体管的第三极与所述第一晶体管的第一极及所述第一电容的第 二端相连， 并共同连接至所述信号输出端 ； 所述第四晶体管的第一极与所。
9、述第三晶体管的第一极相连， 并共同连接至所述第二电 源输入端， 所述第四晶体管的第二极与所述第二晶体管的第一极相连， 并共同连接至所述 时钟信号输入端， 所述第四晶体管的第三极与所述第三晶体管的第二极及所述第二晶体管 的第三极相连， 并共同连接至所述第一电容的第一端。 6. 根据权利要求 4 或 5 所述的反相电路， 其特征在于， 所述反相电路还包括第二电容， 所述第二电容的第一端与所述第一晶体管的第三极相连， 并共同连接至所述第一电源输入 端， 所述第二电容的第二端连接至所述信号输出端。 7. 根据权利要求 4 或 5 所述的反相电路， 其特征在于， 所述反相电路还包括第五晶体 管， 所述第。
10、五晶体管的第一极与所述第一晶体管的第二极及所述第二晶体管的第二极相 连， 并共同连接至所述电平信号输入端， 所述第五晶体管的第二极与所述第四晶体管的第 二极相连， 并共同连接至所述时钟信号输入端， 所述第五晶体管的第三极与所述第一晶体 管的第三极相连， 并共同连接至所述第一电源输入端。 8. 根据权利要求 7 所述的反相电路， 其特征在于， 所述反相电路还包括一第二电容， 所 述第二电容的第一端与所述第一晶体管的第三电极及所述第五晶体管的第三电极相连， 并 共同连接至所述第一电源输入端， 所述第二电容的第二端连接至所述信号输出端。 9. 根据权利要求 2 所述的反相电路， 其特征在于， 所述第。
11、一晶体管、 第二晶体管、 第三 晶体管和第四晶体管均为 N 型晶体管， 所述上拉单元的第一端为时钟信号输入端， 所述上 拉单元的第二端为所述第二晶体管的第三极， 所述上拉单元的第三端为所述第一晶体管的 第三极， 所述下拉单元的第四端为所述第四晶体管的第一极， 所述下拉单元的第五端为所 述电平信号输入端， 所述下拉单元的第六端为所述第三晶体管的第一极。 10. 根据权利要求 9 所述的反相电路， 其特征在于， 所述第一晶体管的第一极与所述第二晶体管的第一极相连， 并共同连接至所述第一电 源输入端， 所述第一晶体管的第二极与所述第二晶体管的第三极及所述第四晶体管的第一 极相连， 并共同连接至所述第。
12、一电容的第一端， 所述第一晶体管的第三极与所述第三晶体 管的第一极及所述第一电容的第二端相连， 并共同连接至所述信号输出端 ； 所述第二晶体管的第一极与所述第一晶体管的第一极相连， 并共同连接至所述第一电 源输入端， 所述第二晶体管的第二极与所述时钟信号输入端相连， 所述第二晶体管的第三 极与所述第一晶体管的第二极及所述第四晶体管的第一极相连， 并共同连接至所述第一电 容的第一端 ； 所述第三晶体管的第一极与所述第一晶体管的第三极及所述第一电容的第二端相连， 并共同连接至所述信号输出端， 所述第三晶体管的第二极与所述第四晶体管的第二极相 权 利 要 求 书 CN 104134425 A 3 3。
13、/5 页 4 连， 并共同连接至所述电平信号输入端， 所述第三晶体管的第三极与所述第四晶体管的第 三极相连， 并共同连接至所述第二电源输入端 ； 所述第四晶体管的第一极与所述第二晶体管的第三极相连， 并共同连接至所述第一电 容的第一端， 所述第四晶体管的第二极与所述第三晶体管的第二极相连， 并共同连接至所 述电平信号输入端， 所述第四晶体管的第三极与所述第三晶体管的第三极相连， 并共同连 接至所述第二电源输入端。 11. 根据权利要求 9 所述的反相电路， 其特征在于， 所述第一晶体管的第一极与所述第二晶体管的第一极相连， 并共同连接至所述第一电 源输入端， 所述第一晶体管的第二极与所述第二晶。
14、体管的第三极及所述第四晶体管的第一 极相连， 并共同连接至所述第一电容的第一端， 所述第一晶体管的第三极与所述第三晶体 管的第一极及所述第一电容的第二端相连， 并共同连接至所述信号输出端 ； 所述第二晶体管的第一极与所述第一晶体管的第一极相连， 并共同连接至所述第一电 源输入端， 所述第二晶体管的第二极与所述时钟信号输入端相连， 所述第二晶体管的第三 极与所述第一晶体管的第二极及所述第四晶体管的第一极相连， 并共同连接至所述第一电 容的第一端 ； 所述第三晶体管的第一极与所述第一晶体管的第三极及所述第一电容的第二端相连， 并共同连接至所述信号输出端， 所述第三晶体管的第二极与所述第四晶体管的第。
15、二极相 连， 并共同连接至所述电平信号输入端， 所述第三晶体管的第三极与所述第四晶体管的第 三极相连， 并共同连接至所述第二电源输入端 ； 所述第四晶体管的第一极与所述第二晶体管的第二极相连， 并共同连接至所述时钟信 号输入端， 所述第四晶体管的第二极与所述第三晶体管的第二极相连， 并共同连接至电平 信号输入端， 所述第四晶体管的第三极与所述第一晶体管的第二极及所述第二晶体管的第 三极相连， 并共同连接至所述第一电容的第一端。 12. 根据权利要求 10 或 11 所述的反相电路， 其特征在于， 所述反相电路还包括第二电 容， 所述第二电容的第一端与所述第三晶体管的第三极相连， 并共同连接至所。
16、述第二电源 输入端， 所述第二电容的第二端连接至所述信号输出端。 13. 根据权利要求 10 或 11 所述的反相电路， 其特征在于， 所述反相电路还包括第五晶 体管， 所述第五晶体管的第一极与所述第三晶体管的第二极及所述第四晶体管的第二极相 连， 并共同连接至所述电平信号输入端， 所述第五晶体管的第二极与所述第二晶体管的第 二极相连， 并共同连接至所述时钟信号输入端， 所述第五晶体管的第三极与所述第三晶体 管的第三电极相连， 并共同连接至所述第二电源输入端。 14. 根据权利要求 13 所述的反相电路， 其特征在于， 所述反相电路还包括一第二电容， 所述第二电容的第一端与所述第三晶体管的第三。
17、极及所述第五晶体管的第三极相连， 并共 同连接至所述第二电源输入端， 所述第二电容的第二端连接至所述信号输出端。 15. 根据权利要求 1 所述的反相电路， 其特征在于， 所述第一电源输入端所述输入的电 压范围为 0V 至 10V， 所述第二电源输入端所输入的电压范围为 -5V 至 0V。 16. 根据权利要求 3 或 9 所述的反相电路， 其特征在于， 从所述电平信号输入端输入的 电压范围为 -5V 至 10V， 从所述时钟信号输入端输入的电压范围为 -5V 至 10V。 17. 一种显示面板， 其特征在于， 包括权利要求 1 所述的反相电路。 权 利 要 求 书 CN 104134425 。
18、A 4 4/5 页 5 18. 一种如权利要求 3 所述的反相电路的驱动方法， 其特征在于， 在第一时序 T1 阶段， 所述电平信号输入端输入低电位信号， 所述时钟信号输入端输入 高电位信号， 所述上拉单元打开， 所述下拉单元关闭， 即所述第一晶体管和所述第二晶体管 打开， 所述第三晶体管和所述第四晶体管关闭， 所述第一电源电压的高电位信号被分别传 输至所述第三晶体管的第二极和所述信号输出端， 此时所述第三晶体管被完全关闭， 输出 端稳定输出高电平信号 ； 在第二时序 T2 阶段， 所述电平信号输入端输入高电位信号， 所述时钟信号输入端输入 低电位信号， 此时， 所述上拉单元关闭， 所述下拉单。
19、元打开， 即所述第一晶体管和所述第二 晶体管关闭， 所述第三晶体管和所述第四晶体管打开， 所述第二电源输入端输入的低电位 信号经所述第四晶体管传输至所述第三晶体管的第二极， 所述第三晶体管随之打开， 直至 所述第三晶体管的第二极的点电位为 VSS+Vth 时， 所述第四晶体管关闭， 由于所述第三晶 体管的第一极连接所述第二电源输入端， 所述信号输出端输出由高电位变为低电位。由于 所述第一电容的存在， 所述第三晶体管第二极的电位被进一步拉低， 此时第三晶体管将能 够完整的打开， 因此所述第二电源输入端输入的低电位信号可以完整的输出至所述信号输 出端。 在第三时序 T3 阶段， 所述第一晶体管、 。
20、第二晶体管和第四晶体管全部关闭， 此时由于 所述第一电容的存在， 所述第三晶体管的第二极一直保持上一时刻 ( 第二时序 T2 阶段 ) 的 低电位， 因此所述第三晶体管一直处于完全打开的状态， 所述信号输出端能够将低电位信 号一直传输出去 ； 在第四时序 T4 阶段， 当所述时钟信号输入端再次输入低电位信号时， 此时由于所述第 三晶体管的第二极的电位很低， 所述第四晶体管与所述第三晶体管的第二极连接的一端变 为漏端， 因此在接下来很长的一端时间里， 所述第四晶体管均处于关闭状态， 所述第三晶体 管的第二极的电位由于所述第一电容的作用而保持在很低的电位上， 所述第三晶体能够一 直完全打开， 最终。
21、在很长的时间里所述第三晶体管能够完整的将低电位信号传至所述信号 输出端。 19. 一种如权利要求 9 所述的反相电路的驱动方法， 其特征在于， 在第一时序 T1 阶段， 所述电平信号输入端输入高电位， 所述时钟信号输入端输入低电 位， 所述下拉单元打开， 所述上拉单元关闭， 即所述第一晶体管和所述第二晶体管关闭， 所 述第三晶体管和所述第四晶体管开启。由于所述第三晶体管和所述第四晶体管打开， 所述 第二电源电压的低电位信号被分别传输至所述第一晶体管的第二极和所述信号输出端， 此 时所述第一晶体管被完全关闭， 所述信号输出端稳定输出低电平信号 ； 在第二时序 T2 阶段， 所述电平信号输入端输入。
22、低电位信号， 所述时钟信号输入端输入 高电位信号， 此时， 所述下拉单元关闭， 所述上拉单元打开， 即所述第一晶体管和所述第二 晶体管开启， 所述第三晶体管和所述第四晶体管关闭。 由于所述第二晶体管打开， 所述第一 电源输入端输入的高电位信号经所述第二晶体管传输至所述第一晶体管的第二极， 所述第 一晶体管随之打开， 直至所述第一晶体管的第二极电位为 VDD-Vth 时， 所述第二晶体管关 闭。由于所述第一晶体管的第一极连接所述第一电源输入端， 所述信号输出端输出由低电 位变为高电位。 此时由于所述第一电容的存在， 所述第一电容的第一端， 即所述第一晶体管 的第二极的电位 VDD-Vth 被进一。
23、步拉高， 此时所述第一晶体管将能够完整的打开， 因此所 权 利 要 求 书 CN 104134425 A 5 5/5 页 6 述第一电源输入端输入的高电位信号可以完整的输出至所述信号输出端。 在第三时序 T3 阶段， 所述第二晶体管、 第三晶体管和第四晶体管全部关闭， 此时由于 所述第一电容的存在， 所述第一晶体管的第二极一直保持上一时刻 ( 第二时序 T2 阶段 ) 很 高的电位， 因此所述第一晶体管一直处于完全打开的状态， 即所述信号输出端能够将高电 位一直传输出去 ； 在第四时序 T4 阶段， 当所述时钟信号输入端再次输入高电位信号时， 此时由于所述第 一晶体管的第二极的电位很高， 所述。
24、第二晶体管与所述第一晶体管的第二极连接的一端变 为源端， 因此在接下来很长的一端时间里， 所述第二晶体管均处于关闭状态， 所述第一晶体 管的第二极电位由于所述第一电容的存在而保持在很高的电位上， 所述第一晶体管能够一 直完全打开， 最终在很长的时间里所述第一晶体管能够完整的将高电位信号传至所述信号 输出端， 直到下一个有效输入到来。 权 利 要 求 书 CN 104134425 A 6 1/9 页 7 一种 OLED 反相电路和显示面板 技术领域 0001 本发明涉及 OLED 显示技术领域， 特别涉及一种 OLED 反相电路和显示面板。 背景技术 0002 近年来， 在显示图像的显示装置领域。
25、， 已经开发了使用电流驱动型 ( 其发光亮度 根据流过的电流的值而改变 ) 的光学器件， 例如， 有机电致发光器件 (OLED) 作为像素的发 光器件的显示装置。与液晶器件等不同， OLED 是自发光器件， 在使用 OLED 的显示装置中， 通过控制在 OLED 中的电流值来实现着色的分级。 0003 如同液晶显示器， OLED 显示装置中的驱动系统， 存在无源矩阵系统和有源矩阵系 统。 前者在结构上简单， 但是具有诸如难以实现大的和高分辨率的显示装置之类地缺点， 因 此， 有源矩阵系统的开发是活跃的， 在有源矩阵系统中， 通过驱动晶体管来控制为每个像素 布置的发光器件中的电流。 0004 目。
26、前， 在有源矩阵有机发光显示面板 (AMOLED， Active Matrix Organic Light Emitting Diode) 设计中， 尤其是大尺寸基板设计中， 由于面板薄膜场效应晶体管 (TFT， Thin Film Transistor) 在制备工艺过程中的不均性以及不稳定性的问题， 造成 OLED 电流 的不均匀性。 为了弥补由于背板生产过程中造成的TFT不均匀性所导致阈值电压漂移(Vth Shift)， 以及长时间开启偏压造成的 TFT 稳定性下降的缺陷， 需要进行补偿电路设计。现有 技术使用单一P型晶体管(Pure PMOS)驱动电路， 其输出的有效电位为低电位， 但是。
27、在做节 点初始化、 阈值侦测以及数据输入的过程中， 需要将OLED器件关闭， 但是Pure PMOS因为使 用单一的 PMOS， 其在栅极低电压的情况下是打开， 而在栅极高电压的情况下关闭， 而 Pure PMOS 驱动电路， 一般输出的有效电平都是低电平， 所以需要 Pure PMOS 驱动电路输出的信 号进行翻转以使得 OLED 器件关闭， 现有技术中使用发光控制 (EMIT) 驱动电路实现信号翻 转。 0005 为了实现低电位到高电位的翻转， 现有技术中提出了一种反相器， 其结构如图 1a 所示， 包括一个 N 型 TFT 和一个 P 型 TFT， 其中， P 型 TFT 的栅 极与 N。
28、 型 TFT 的栅极连接， 并 共同连接至输入端 IN， P 型 TFT 的源极与高电压信号 (VGH) 连接， N 型 TFT 的漏极与低电压 信号(VGL)连接， P型TFT的漏极与N型TFT的源极相连， 并共同连接至输出端(OUT连接)。 图 1b 为图 1a 所示电路的控制时序图， 结合图 1b 可知， 当 IN 为高电位时， P 型 TFT 截止， N 型 TFT 导通， 此时 OUT 输出为一低电压信号 ； 当 IN 为低电位时， P 型 TFT 导通， N 型 TFT 截 止， 此时 OUT 输出为一高电压信号。此种 PMOS 反相器的缺点在于， 既有 P 型 TFT 又有 N 。
29、型 TFT， 因此其制成相对复杂， 相比较与纯 P 型反相器或纯 N 型反相器， 其制造成本很高。 0006 为了实现低电位到高电位的翻转， 现有技术中还提出了一种反相器， 其结构如图 2a 所示， 包括两个 P 型 TFT， 其中， 第一 TFT 的栅极与输入端 IN 连接， 源极与高电压信号 (VGH)连接， 漏极与输出端(OUT连接)， 第二TFT的栅极和漏极与低电压信号(VGL)连接， 源 极与 OUT 连接。图 2b 为图 2a 所示电路的控制时序图， 结合图 2b 可知， 当 IN 为高电位时， 第一 TFT 截止， 而由于第二 TFT 为 Diode 连接方式 ( 第二 TFT 。
30、栅极和漏极均与低电压信号 说 明 书 CN 104134425 A 7 2/9 页 8 VGL 连接 )， 因此， OUT 输出为低电位， 该低电位比 VGL 高出 Vth ； 当 IN 为低电位时， 第一 TFT 和第二 TFT 均导通， 因此， OUT 输出为高电位。但是上述电路中， OUT 同时与 VGH， VGL 连接， 如果 TFT 的开 / 关是完全的， 那么 OUT 只会连接到 VGH 或者 VGL， OUT 输出电压一定是以 VGH 作为高电压， VGL 作为低电压的， 但是上述电路存在两个 TFT 同时导通的问题， 因为分压的 作用， OUT 输出电压为其两者的中间电位， 也。
31、就是输出时的高低电位处于这两者中间， 这将 造成高低电位不够， 电源持续供电， 增加了功耗， 同时， 输出的电位不够(输入-5V10V， 输 出 -4.43 5.07V)， 无法有效控制像素中的 TFT， 使得补偿电路无法有效的工作。 发明内容 0007 鉴于现有技术存在的不足， 本发明提供了一种 OLED 反相电路和显示面板， 相较于 传统 CMOS 反相器构成的反相电路而言本发明的优势为 ： 降低了制造成本， 相较于传统纯 PMOS 反相器构成的反相电路而言， 本发明的优势为 ： 能够降低输出信号反相过程中电路传 输信号的丢失， 保证输出电位满足像素控制需求， 同时， 因避免了传统纯 PM。
32、OS 反相器中下 拉单元持续工作， 取而代之的是上拉单元与下拉单元交替工作， 故延迟了晶体管的寿命， 并降低的功耗。 0008 为了实现上述目的， 本发明的实施例提出如下技术方案 ： 0009 一种反相电路， 用于有源矩阵有机发光显示面板中， 其特征在于， 所述反相电路包 括 ： 0010 上拉单元， 具有第一电源输入端、 第一端、 第二端和第三端， 所述第一电源输入端 接收第一电源电压， 所述第一端接收第一控制信号， 所述第三端与信号输出端电连接并输 出第一电平信号 ； 0011 下拉单元， 具有第二电源输入端、 第四端、 第五端和第六端， 所述第四端电连接于 所述上拉单元第二端， 所述第二。
33、电源输入端接收第二电源电压， 所述第五端接收第二控制 信号， 所述第六端与所述信号输出端电连接并输出第二电平信号 ； 0012 第一电容， 所述第一电容的第一端与所述上拉单元第二端和所述下拉单元第四端 电连接， 所述第一电容的第二端与所述上拉单元第三端和所述下拉单元第六端电连接。 附图说明 0013 为了更清楚地说明本发明实施例中的技术方案， 下面将对实施例描述中所需要使 用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一些实施例， 对于 本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他 的附图。 0014 图 1a 是现有技术提供的 CM。
34、OS 反相电路结构图 ； 0015 图 1b 是与图 1a 中所提 CMOS 反相电路相对应的控制时序图 ； 0016 图 2a 是现有技术提供的纯 PMOS 反相电路结构图 ； 0017 图 2b 是与图 2a 中所提纯 PMOS 反相电路相对应的控制时序图 ； 0018 图 3a 是本发明实施例所提反相电路的电路结构图 ； 0019 图 3b 是与图 3a 中所提反相电路相对应的控制时序图 ； 0020 图 3c 至图 3e 是本发明实施例所提反相电路的另一种电路结构图 ； 说 明 书 CN 104134425 A 8 3/9 页 9 0021 图 4a 是本发明实施例所提反相电路的电路结。
35、构图 ； 0022 图 4b 是与图 4a 中所提反相电路相对应的控制时序图 ； 0023 图 4c 至图 4e 是本发明实施例所提反相电路的另一种电路结构图 ； 0024 图 5a 是本发明实施例所提反相电路的结构图 ； 0025 图 5b 是与图 5a 中所提反相电路相对应的控制时序图 ； 0026 图 5c 至图 5e 是本发明实施例所提反相电路的另一种电路结构图 ； 0027 图 6a 是本发明实施例所提反相电路的电路结构图 ； 0028 图 6b 是与图 6a 中所提反相电路相对应的控制时序图 ； 0029 图 6c 至图 6e 是本发明实施例所提反相电路的另一种电路结构图 ； 具体。
36、实施方式 0030 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完 整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。基于 本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例， 都属于本发明保护的范围。 0031 如图 3a 所示为本发明实施例提供的一种反相电路结构图， 包括 ： 第一晶体管 M1， 第二晶体管 M2， 第三晶体管 M3， 第四晶体管 M4 和第一电容 C1， 以上所述晶体管全部为 P 型 晶体管。 0032 其中， 所述第一晶体管 M1 的第一极与所述第一电容 C1 的第二端及所。
37、述第三晶体 管 M3 的第三极相连并共同连接至信号输出端 Vout， 所述第一晶体管 M1 的第二极与所述第 二晶体管 M2 的第二极相连， 并共同连接至电平信号输入端 Vin， 所述第一晶体管 M1 的第三 极与所述第二晶体管 M2 的第三极相连， 并共同连接至第一电源输入端 VDD ； 0033 所述第二晶体管M2的第一极与所述第三晶体管M3的第二极及所述第四晶体管M4 的第三极相连， 三者的交点为 N1 结点， 并共同连接至所述第一电容 C1 的第一端， 所述第二 晶体管 M2 的第二极与所述第一晶体管 M1 的第二极相连， 并共同连接至所述电平信号输入 端 Vin， 所述第二晶体管 M。
38、2 的第三极与所述第一晶体管 M1 的第三极相连， 并共同连接至第 一电源输入端 VDD ； 0034 所述第三晶体管 M3 的第一极与所述第四晶体管 M4 的第一极相连， 并共同连接至 第二电源输入端 VSS， 所述第三晶体管 M3 的第二极与所述第四晶体管 M4 的第三极相连， 并 共同连接至所述第一电容 C1 的第一端， 三者的交点为所述 N1 结点， 所述第三晶体管 M3 的 第三极与所述第一晶体管M1的第 一极及所述第一电容C1的第二端相连， 并共同连接至所 述信号输出端 Vout ； 0035 所述第四晶体管 M4 的第一极与所述第三晶体管 M3 的第一极相连， 并共同连接至 所述。
39、第二电源输入端VSS， 所述第四晶体管M4的第二极与时钟信号输入端相连CLK， 所述第 四晶体管 M4 的第三极与所述第三晶体管 M3 的第二极相连， 三者的交点为所述 N1 结点， 并 共同连接至所述第一电容 C1 的第一端。 0036 如图 3b 所示为图 3a 所示反相电路的时序控制图， 其中 ： 0037 在第一时序 T1 阶段， 所述电平信号输入端 Vin 输入低电位， 时钟信号输入端 CLK 输入高电位， 此时， 所述上拉单元开启， 所述下拉单元关闭， 即第一晶体管 M1 和第二晶体管 说 明 书 CN 104134425 A 9 4/9 页 10 M2 打开， 第三晶体管 M3 。
40、和第四晶体管 M4 关闭。由于所述第一晶体管 M1 和所述第二晶体 管 M2 打开， 所述第一电源电压 VDD 的高电位信号被分别传输至所述 N1 结点和所述信号输 出端 Vout， 此时 M3 管被完全关闭， 输出端稳定输出高电平 ； 0038 在第二时序 T2 阶段， 电平信号输入端 Vin 输入高电位， 时钟信号输入端 CLK 输入 低电位， 此时， 所述上拉单元关闭， 所述下拉单元打开， 即第一晶体管M1和第二晶体管M2关 闭， 第三晶体管 M3 和第四晶体管 M4 打开。由于第四晶体管 M4 打开， 所述第二电源输入端 VSS输入的低电位从所述第四晶体管M4传输至所述N1结点， 所述。
41、第三晶体管M3随之打开， 直至 N1 点电位为 VSS+Vth 时， M4 管关闭， 由于所述第三晶体管的第一极连接所述第二电源 输入端 VSS， 所述信号输出端 Vout 输出由高电位变为低电位。此时由于所述第一电容的耦 合作用， 所述第一电容 C1 的第二端， 即所述 N1 结点的电位 VSS 被进一步拉低， 此时第三晶 体管M3将能够完整的打开， 因此所述第二电源输入端VSS输入的低电位信号可以完整的输 出至所述信号输出端 Vout。 0039 在第三时序 T3 阶段， 即 CLK 和 Vin 均为高电位时， M1、 M2、 M4 管全部关闭， 此时由 于电容 C1 的存在， N1 节点。
42、一直保持上一时刻 ( 第二时序 T2 阶段 ) 很低的电位， 因此 M3 管 一直处于完全打开的状态， 即输出端 Vout 能够将低电位 VSS 一直传输出去 ； 0040 在第四时序T4阶段， 当CLK再次为低电位时， 此时由于N1节点的电位 很低， M4管 与 N1 节点连接的一端变为漏端， 因此在接下来很长的一端时间里， M4 管均处于关闭状态， N1节点电位由于C1的作用而保持在很低的电位上， M3能够一直完全打开， 最终在很长的时 间里 M3 能够完整的将 Vss 传至信号输出端 Vout。 0041 在本实施例中， 所述反相电路还可以包含一个第二电容 C2， 如图 3c 所示， 所。
43、述第 二电容 C2 的第一端与所述第一晶体管 M1 的第三极相连， 并共同连接至所述第一电源输入 端 VDD， 所述第二电容 C2 的第二端连接至所述信号输出端 Vout， 其驱动时序方式与原来相 同， 如图 3b 所示。增加所述第二电容 C2 的好处在于， 可以在很长的时间里， 保持 Vout 为低 电位的稳定输出， 而不受到其他因素的影响。 0042 在本实施例中， 所述反相电路还包括第五晶体管 M5， 如图 3d 所示， 所述第五晶体 管 M5 的第一极与所述第一晶体管 M1 的第二极及所述第二晶体管 M2 的第二极相连， 并共同 连接至所述电平信号输入端Vin， 所述第五晶体管M5的第。
44、二极与所述第四晶体管M4的第二 极相连， 并共同连接至所述时钟信号输入端 CLK， 所述第五晶体管 M5 的第三极与所述第一 晶体管 M1 的第三极相连， 并共同连接至所述第一电源输入端 VDD， 其驱动时序方式与原来 相同， 如图 3b 所示。增加所述第五晶体管 M5 的好处在于， 当 CLK 为低电位时， 能够将 VDD 传输至所述第一晶体管M1的第二极， 从而使所述第一晶体管M1完全关闭， 这样可以避免输 入线上的一些不良因素， 进而导致所述第一晶体管 M1 不能够完全关闭， 而影响低电平的输 出。 0043 在本实施例中， 所述反相电路既可以同时包括所述第二电容 C2 和所述第五晶体 。
45、管M5， 如图3e所示， 所述第二电容C2和所述第五晶体管M5的连接方式与前述相同， 其驱动 时序方式与原来相同， 如图 3b 所示。 0044 如图 4a 所示为本发明实施例提供的一种反相电路结构图， 包括 ： 第一晶体管 M1， 第二晶体管 M2， 第三晶体管 M3， 第四晶体管 M4 和第一电容 C1， 以上所述晶体管全部为 P 型 晶体管。 说 明 书 CN 104134425 A 10 5/9 页 11 0045 其中， 所述第一晶体管 M1 的第一极与所述第一电容 C1 的第二端及所述第三晶体 管 M3 的第三极相连并共同连接至信号输出端 Vout， 所述第一晶体管 M1 的第二极。
46、与所述第 二晶体管M2的第二极相连， 并共同连接至电平信号 输入端Vin， 所述第一晶体管M1的第三 极与所述第二晶体管 M2 的第三极相连， 并共同连接至第一电源输入端 VDD ； 0046 所述第二晶体管 M2 的第一极与所述第四晶体管 M4 的第二极相连， 并共同连接至 所述时钟信号输入端 CLK， 所述第二晶体管 M2 的第二极与所述第一晶体管 M1 的第二极相 连， 并共同连接至电平信号输入端 Vin， 所述第二晶体管 M2 的第三极与所述第三晶体管 M3 的第二极及所述第四晶体管M4的第三极相连， 三者的交点为所述N1结点， 并共同连接至所 述第一电容 C1 的第一端。 0047 。
47、所述第三晶体管 M3 的第一极与所述第四晶体管 M4 的第一极相连， 并共同连接至 第二电源输入端 VSS， 所述第三晶体管 M3 的第二极与所述第四晶体管 M4 的第三极相连， 三 者的交点为所述 N1 结点， 并共同连接至所述第一电容 C1 的第一端， 所述第三晶体管 M3 的 第三极与所述第一晶体管 M1 的第一极及所述第一电容 C1 的第二端相连， 并共同连接至所 述信号输出端 Vout ； 0048 所述第四晶体管 M4 的第一极与所述第三晶体管 M3 的第一极相连， 并共同连接至 所述第二电源输入端 VSS， 所述第四晶体管 M4 的第二极与所述第二晶体管 M2 的第一极相 连， 。
48、并共同连接至所述时钟信号输入端 CLK， 所述第四晶体管 M4 的第三极与所述第三晶体 管 M3 的第二极及所述第二晶体管 M2 的第三极相连， 三者的交点为所述 N1 结点， 并共同连 接至所述第一电容 C1 的第一端。 0049 如图 4b 所示为图 4a 所示反相电路的时序控制图， 其中 ： 0050 在第一时序 T1 阶段， 所述电平信号输入端 Vin 输入低电位， 时钟信号输入端 CLK 输入高电位， 此时， 所述上拉单元开启， 所述下拉单元关闭， 即第一晶体管 M1 和第二晶体管 M2 打开， 第三晶体管 M3 和第四晶体管 M4 关闭。由于所述第一晶体管 M1 和所述第二晶体 管。
49、 M2 打开， 所述第一电源电压 VDD 的高电位信号被分别传输至所述 N1 结点和所述信号输 出端 Vout， 此时 M3 管被完全关闭， 输出端稳定输出高电平 ； 0051 在第二时序 T2 阶段， 电平信号输入端 Vin 输入高电位， 时钟信号输入端 CLK 输入 低电位， 此时， 所述上拉单元关闭， 所述下拉单元打开， 即第一晶体管M1和第二晶体管M2关 闭， 第三晶体管 M3 和第四晶体管 M4 打开。由 于第四晶体管 M4 打开， 所述第二电源输入端 VSS输入的低电位从所述第四晶体管M4传输至所述N1结点， 所述第三晶体管M3随之打开， 直至 N1 点电位为 VSS+Vth 时， M4 管关闭， 由于所述第三晶体管的第一极连接所述第二电源 输入端 VSS， 所述信号输出端 Vout 输出由高电位变为低电位。此时由于所述第一电容的耦 合作用， 所述第一电容 C1 的第二端， 即所述 N1 结点的电位 VSS 被进一步拉低， 此时第三晶 体管M3将能够完整的打开， 因此所述第二电源输入端VSS输入的低电位信号可以完整的输 出至所述信号输出端 Vout。 0052。