集成电路及其制作与操作方法技术领域
本发明涉及一种非挥发性存储器装置(non-volatile memory devices)，
特别是涉及一种立体垂直栅极存储器阵列(3D vertical gate memory array)。
背景技术
NAND存储器阵列采用高压开关晶体管来隔离来自于阵列和来自于
感测放大器的擦除电压。虽然读取和写入采用相对较低的电压，但擦除操
作却耦接了一个高强度的电压至阵列。因此采用高压开关晶体管将阵列与
感测放大器电性分离(electrically decouple)，以防止PN结崩溃(junction
breakdown)。
一般而言，在平面NAND存储器阵列(2D NAND memory array)的
擦除操作之中，三重井(triple-well)中p型掺杂浓度最高的PWI区域的
电位会升高。典型平面NAND存储器元件的排列方式是采用4个一组的
高压电开关场效晶体管(MOSFETs)置于PWI区域外，由此将阵列与擦
除电压电性分离。
在另一种平面NAND存储器阵列的安排中，存储器阵列和4个开关
场效晶体管分享PWI区域，以防止较大的压差，并允许低压设计规则适用
于这4个开关场效晶体管。最新的安排方式，是在PWI区域之外额外增加
了一个高压开关场效晶体管，并将高压开关场效晶体管的数目由4个减少
为1个。因此虽然额外增加一个晶体管，但却使整体面积变小。
立体NAND存储器结构也同样受益于高压开关晶体管的配置，用以
保护感测电路免于高强度擦除电压的伤害。不过，立体NAND存储器可
能缺乏在平面NAND存储器结构中，用来提供高压开关电路以减少面积
消耗的PWI区域。
因此，在立体NAND存储器结构中，高压开关晶体管线路消耗了大
量的面积。在一个具有8条位线的存储器阵列实施例中，每条位线配置两
个平面开关晶体管，需要16个平面开关晶体管来将这些位线电性耦接至
擦除电压线或写入读取电压线。
因此，有需要降低立体NAND存储器阵列的开关晶体管所耗用的面
积。
发明内容
本发明所公开的不同实施例降低了立体NAND存储器阵列的开关晶
体管所耗用的面积。此立体NAND存储器阵列具有立体电压开关晶体管，
此立体电压开关晶体管和平面电压开关晶体管(例如形成在基材之中的晶
体管)相比，具有较低的堆叠面积(aggregate area)。在一些实施例中，立
体NAND存储器阵列和立体电压开关晶体管都使用垂直栅极存储器结构。
在本发明的一个方面中，此集成电路包括具有多个存储晶体管的立体
NAND存储器阵列、多条位线，其中不同的位线耦接至立体NAND存储
器阵列的不同部位，以及位于一个半导体叠层(stack of semiconductor
layers)中的多个晶体管对。半导体叠层中的不同层包括多个晶体管对中
的不同的晶体管对。多个晶体管对中的每一个包含第一晶体管和第二晶体
管，且此二者具有第一、第二和第三源极/漏极端点。其中，第一晶体管包
括第一和第三源极/漏极端点；第二晶体管包括第二和第三源极/漏极端点。
第一源极/漏极端点电性耦接至一擦除电压线。第二源极/漏极端点电性耦
接至多条写入/读取电压线中相对应的一条。第三源极/漏极端点电性耦接
至多条位线中相对应的一条。
在本发明的一些实施例之中，第一栅极控制多个晶体管对中的所有第
一晶体管；且第二栅极控制多个晶体管对中的所有第二晶体管。
在本发明的一些实施例之中，第一栅极控制多条位线是否耦接至多个
晶体管对中的第一源极/漏极端点；且第二栅极控制多条位线是否耦接至多
个晶体管对中的第二源极/漏极端点。
在本发明的一些实施例之中，立体NAND存储器阵列包括多个半导
体条带叠层结构(stacks of semiconductor strips)，设置来做为立体NAND
存储器阵列中不同存储晶体管的晶体管通道。此半导体叠层包括：第一半
导体条带叠层结构，配置来做为多个晶体管对中不同第一晶体管的晶体管
通道；以及第二半导体条带叠层结构，配置来做为多个晶体管对中不同第
二晶体管的晶体管通道。
在本发明的一些实施例之中，位于第一半导体条带叠层结构中的多条
半导体条带、位于第二半导体条带叠层结构中的多条半导体条带以及位于
多个导体条带叠层结构中的多条半导体条带，共用多个平面位置(plane
positions)。
在本发明的一些实施例之中，多条位线中的不同位线电性耦接至立体
NAND存储器阵列的不同平面位置。
本发明的一些实施例还包括，用来对擦除电压线产生第一组电压，以
及对写入/读取电压线产生第二组电压的电路。
在本发明的一些实施例之中，位于第一半导体条带叠层结构中的多条
半导体条带电性耦接至多条位线中与其相邻的位线。
在本发明的一些实施例之中，位于第一半导体条带叠层结构中的多条
半导体条带电性耦接至多条位线中并未与其相邻的位线上。
本发明的一些实施例还包括用来执行下述动作的电路：
(i)打开多个第一晶体管；以及关闭多个第二晶体管；以及
(ii)打开多个第二晶体管；以及关闭多个第一晶体管。
本发明的另一方面是操作多条位线的方法。这些位线电性耦接至包含
多个存储晶体管的立体NAND存储器阵列，其中不同的位线电性耦接至
立体NAND存储器阵列的不同部位，此方法包括
可切换地(switchably)将位线电性耦接至下述其中之一：
(i)第一组电压，其通过立体NAND存储器阵列中至少一第一存储
器操作型态的第一组多个晶体管来进行耦接，其中第一组多个晶体管具有
一个第一半导体条带叠层结构；以及
(ii)第二组电压，其通过立体NAND存储器阵列中至少一第二存储
器操作型态的第二组多个晶体管来进行耦接，其中第二组多个晶体管具有
一个第二半导体条带叠层结构；且第二存储器操作型态和第一存储器操作
型态不同。
在本发明的一些实施例之中，位于第一半导体条带叠层结构中的半导
体条带，被设置来做为第一组多个晶体管中不同晶体管的晶体管通道；位
于第二半导体条带叠层结构中的条半导体条带，被设置来做为第二组多个
晶体管中不同晶体管的晶体管通道；且立体NAND存储器阵列包括多个
半导体条带叠层结构，设置来做为立体NAND存储器阵列中不同存储晶
体管的晶体管通道。在本发明的一些实施例之中，位于第一半导体条带叠
层中的多条半导体条带、位于第二半导体条带叠层结构中的多条半导体条
带以及位于多个导体条带叠层结构中的多条半导体条带，共用多个平面位
置。其中，不同的平面位置对应不同晶体管通道来设置。
在本发明的一些实施例之中，第一存储器操作型态包括擦除；且第二
存储器操作型态包括写入及读取二者中至少之一。在本发明的一些实施例
之中，第一存储器操作型态包括擦除；且第二存储器操作型态包括写入及
读取。
在本发明的一些实施例之中，多条位线中的不同位线耦接至立体
NAND存储器阵列中的不同平面位置。
本发明的一些实施例，还包括产生适用于第一存储器操作型态的第一
组电压以及适用于第二存储器操作型态的第二组电压的电路。
在本发明的一些实施例之中，位于第一半导体条带叠层结构中的多条
半导体条带电性耦接至多条位线中与其相邻接的位线。
在本发明的一些实施例之中，位于第一半导体条带叠层结构中的多条
半导体条带电性耦接至多条位线中并未与其相邻接的位线。例如，写入和
/或读取存储器操作，可以通过奇数或偶数位线/全部位线来执行。
本发明的一些实施例还包括以电路来执行下述动作：
(i)打开第一组多个晶体管，以及关闭第二组多个晶体管，由此将第
一组电压耦接至多条位线以至少进行第一存储器操作型态；以及
(ii)打开多个第二晶体管，以及关闭多个第一晶体管，由此将第二
组电压耦接至多条位线以至少进行第二存储器操作型态。
本发明的又一个方面是一种集成电路，包括：
一立体NAND存储器阵列，具有多个存储晶体管、多条位线，其中
多条位线中的不同位线电性耦接至立体NAND存储器阵列的不同部位、
位于第一半导体条带叠层结构中的多个第一晶体管，以及位于第二半导体
条带叠层结构中的多个第二晶体管。多条位线可切换地耦接至多组电压中
的唯一一个。此多组电压至少包括：
(i)第一组电压，其系通过立体NAND存储器阵列中至少一种第一
存储器操作型态的第一组多个晶体管来进行耦接；以及
(ii)第二组电压，其通过立体NAND存储器阵列中至少一种第二存
储器操作型态的第二组多个晶体管来进行耦接，且第二存储器操作型态和
第一存储器操作型态不同。
本发明的再一个方面是制作此集成电路的方法。
为使本发明的上述实施例及其他目的、特征和优点能更明显易懂，特
举数个优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1绘示具有立体NAND存储器阵列以及位于基材中的电压开关晶
体管的集成电路的方框示意图；
图2绘示图1的集成电路的另一个方框示意图，其将位于基材中的电
压开关晶体管绘示成具有相对较大的尺寸；
图3绘示一种立体垂直栅极NAND快闪存储器立体存储器阵列的结
构透视图，可用来做为图1的立体存储器阵列的实施例；
图4绘示一对位于基材中可应用于图1中的电压开关晶体管的结构透
视图；
图5绘示多对可应用于图1中并且位于基材中的电压开关晶体管的结
构透视图；
图6绘示具有立体NAND存储器阵列以及垂直栅极电压开关晶体管
的集成电路的方框示意图；
图7绘示图6的集成电路的另一个方框示意图，其将垂直栅极电压开
关晶体管绘示成具有相对较小的尺寸；
图8绘示图6的集成电路的更详细方框示意图，还显示出多组垂直栅
极电压开关晶体管以及多组落着垫(landing pads)；
图9绘示图8的集成电路的一实施例的结构透视图；
图10绘示位于图9的集成电路中的位线及位线落着垫的结构透视图；
图11绘示位于图9的集成电路中的第一组垂直栅极电压开关晶体管
的结构透视图；
图12绘示位于图9中的集成电路的写入及读取电压线以及写入及读
取电压线落着垫的结构透视图；
图13绘示位于图9中的集成电路的第二组垂直栅极电压开关晶体管
的结构透视图；
图14绘示位于图9中的集成电路的擦除电压线以及擦除电压线落着
垫的结构透视图；
图15绘示图6的集成电路的另一详细方框示意图，显示出其通过奇
数或偶数位线来进行存取，而非如图8所示通过全部位线来进行存取；
图16绘示位于图15中的集成电路的写入及读取电压线以及写入及读
取电压线落着垫的结构透视图，其通过偶数位线来进行存取，而非如图12
所示通过全部位线来进行存取；
图17绘示位于图15中的集成电路的写入及读取电压线以及写入及读
取电压线落着垫的结构透视图，其通过奇数位线来进行存取，而非如图12
所示通过全部位线来进行存取；
图18绘示位于图15中的集成电路的擦除电压线以及擦除电压线落着
垫的结构透视图，其通过偶数位线来进行存取，而非如图14所示通过全
部位线来进行存取；
图19绘示位于图15中的集成电路的擦除电压线以及擦除电压线落着
垫的结构透视图，其通过奇数位线来进行存取，而非如图14所示通过全
部位线来进行存取；
图20绘示位于图15中的集成电路的偶数落着垫的结构透视图，用来
替代图16和图18所绘示的偶数落着垫；
图21绘示位于图15中的集成电路的奇数落着垫的结构透视图，用来
替代图17和图19所绘示的奇数落着垫；
图22绘示位于图8以全部位线进行存取的集成电路中的一布线层
(routing layer)的布线(routing conductive lines)方框示意图。
图23绘示位于图8以全部位线进行存取的集成电路中的另一布线层
的布线方框示意图；
图24绘示位于图15以偶数和奇数位线进行存取的集成电路的布线层
的布线方框示意图；
图25绘示位于图15以偶数和奇数位线进行存取的集成电路的另一布
线层的布线方框示意图；
图26绘示可用来进行写入或读取操作的一对垂直栅极开关晶体管的
简化电路图；
图27绘示位于图8以全部位线进行存取的集成电路中，可用来进行
写入或读取操作的多对垂直栅极开关晶体管的简化电路图；
图28绘示位于图15以偶数和奇数位线进行存取的集成电路中，可用
来进行写入或读取操作的多对垂直栅极开关晶体管的简化电路图；
图29绘示可用来进行擦除操作的一对垂直栅极开关晶体管的简化电
路图；
图30绘示位于图8以全部位线进行存取的集成电路中，可用来进行
擦除操作的多对垂直栅极开关晶体管的简化电路图；
图31绘示位于图15以偶数和奇数位线进行存取的集成电路中，可用
来进行擦除操作的多对垂直栅极开关晶体管的简化电路图；
图32绘示具有垂直栅极开关晶体管的集成电路的简化电路图；
图33绘示可产生不同深度的落着区的不同掩膜组合的结构剖面图。
【符号说明】
20：叠层结构 22、22.0-22.7：介电层
24、24.0-24.7：导电层 26：介电基材
28：蚀刻终止层 30：硬掩膜
32、32.0-32.7：接触开口 38：开口蚀刻区
40：封闭掩膜 52：第一光刻胶掩膜
54：第二光刻胶掩膜 56：第二光刻胶掩膜
100：立体NAND存储器阵列
112、113、114、115：半导体线路
102B、103B、104B、105B、112A、113A、114A、115A：位线接触
垫
109、119：串列选择栅极结构 120：全域位线
125-1…125-N：字线 126、127：接地选择线
130、160-167：电压开关晶体管 132：读取电压线
134：擦除/预充电/遮蔽电压线
140、146、148：导电插塞
142：第一晶体管栅极 144：第二晶体管栅极
150、152、154：源极/漏极
230：垂直栅极电压开关晶体管
232：全域位线落着垫
234：第一组垂直栅极电压开关晶体管
236：写入及读取电压线落着垫
238：第二组垂直栅极电压开关晶体管
240、265：擦除/预充电/遮蔽电压线落着垫
244：第一奇数组垂直栅极电压开关晶体管
245：第一偶数组垂直栅极电压开关晶体管
246：奇数写入及读取电压线落着垫
247：偶数写入及读取电压线偶数落着垫
248：第二奇数组垂直栅极电压开关晶体管
249：第二偶数组垂直栅极电压开关
250：奇数落擦除/预充电/遮蔽电压线着垫
251：偶数擦除/预充电/遮蔽电压线落着垫
252：奇数写入及读取电压线
253、255偶数擦除/预充电/遮蔽电压线
254：奇数擦除/预充电/遮蔽电压的擦除/预充电/遮蔽电压线
BIAS_SEL 262、BIAS_SEL 255、BIAS_SEL 272、BIAS_SEL 273、
BIAS_SEL 274、BIAS_SEL 275、BIAS_SEL 310、BIAS_SEL 320：电压线
312、314、322、324：晶体管 322：第二晶体管
350、351：感测放大器 BL_BIAS 340：电压线
300、301、330、459、BL1-BL8：位线
458：平面译码器
460：立体NAND快闪存储器阵列
461：行译码器 462：字线
463：分页缓冲器 464：串列选择线
465：总线
466：列译码器数据出/输入结构
468：偏压安排电压 469：状态机
471：数据输入线 474：其他电路
472：数据输出线 475：集成电路
BLi1、BLi3、BLi5、BLi7：读取电压线
P1-P8：半导体条带 ML1、ML2、ML3：金属层
具体实施方式
以下的说明内容将参照特定的结构实施例和方法。但必须注意的是，
以下所公开的内容，并非用以将本发明限定为特定的结构实施例和方法，
本发明仍可使用其他特征、元件、方法及实施例来实施。优选实施例的公
开仅是为了清楚说明本发明的技术特征，并非用以限定本发明后附的权利
要求保护范围。本发明所属技术领域中具有通常知识者，在不脱离本发明
的精神和范围内，当可作各种的改动与修饰。在不同实施例之中，相同的
元件将以相同的元件符号加以标示。
图1绘示具有立体NAND存储器阵列以及位于基材中的电压开关晶
体管的集成电路的方框示意图。
立体NAND存储器阵列100通过全域位线120耦接至位于基材中的
电压开关晶体管130。根据晶体管130的切换方式，将全域位线120耦接
至用来承载写入及读取电压的写入及读取电压线132，或耦接至用来承载
擦除电压的擦除电压线134。
图2绘示图1的集成电路的另一个方框示意图，其将位于基材中的电
压开关晶体管绘示成具有相对较大的尺寸。
位于基材中的电压开关晶体管130被绘示成具有一X轴方向的尺寸
(X-dimension)，与立体NAND存储器阵列100的X轴方向的尺寸相对应。
位于基材中的电压开关晶体管130被绘示成具有约150微米(μm)的Y
轴方向的加总尺寸(aggregate Y-dimension)。
图3绘示一种立体垂直栅极NAND快闪存储器立体存储器阵列的结
构透视图，可用来做为图1的立体存储器阵列的实施例。
此元件包括位于阵列的主动层中主动线路的叠层结构(stacks of active
lines)，并且和绝缘线路(insulating lines)互相交错。附图中将绝缘材料
加以移除，由此暴露出其他结构。例如将位于相同叠层结构的半导体线路
(semiconductor lines)间的绝缘线路，以及位于不同半导体线路叠层结构
之间的绝缘线路加以移除。
在本实施例中，多层阵列形成在一绝缘层上，并且包括多条字线
125-1、…、125-N，与上述多个叠层结构共形。上述多个叠层结构包括位
于多个平面层(multiple planes)上的多条半导体线路112、113、114和115。
位于相同平面层上的半导体线路通过位线接触垫(例如位线接触垫102B)
相互电性耦接。
位于附图近端的位线接触垫112A、113A、114A和115A被半导体线
路，例如半导体线路112、113、114和115，断开。如图所示，位线接触
垫112A、113A、114A和115A通过层间连接器(interlayer connectors)电
性连接至位于上方图案化金属层(例如ML3)中的不同位线，并经由高电
压开关晶体管连接至解码电路以选择阵列中的平面层。这些位线接触垫
112A、113A、114A和115A可以形成在阶梯状基材结构上。并且在定义
多个叠层结构的同时被图案化。
位于附图远端的位线接触垫102B、103B、104B和105B被半导体线
路，例如半导体线路112、113、114和115，断开。如图所示，位线接触
垫102B、103B、104B和105B通过层间连接器电性连接至位于上方图案
化金属层(例如ML3)中的不同位线，并经由高电压开关晶体管连接至解
码电路以选择阵列中的平面层。这些位线接触垫102B、103B、104B和105B
可以形成于阶梯状基材结构上。并在定义多个叠层结构的同时被图案化。
在本实施例中，每一个半导体线路叠层结构都电性耦接至位线接触垫
112A、113A、114A和115A或位线接触垫102B、103B、104B和105B其
中之一，而非之二。半导体线路(位线)叠层结构(stack of semiconductor
lines)具有位线端-至-源极线端和源极线端-至-位线端两种相反走向的其中
之一。例如，半导体线路叠层结构112、113、114和115具有位线端-至-
源极线端的走向；而半导体线路叠层结构102、103、104和105具有源极
线端-至-位线端的走向。
半导体线路叠层结构112、113、114和115一端被位线接触垫112A、
113A、114A和115A断开，穿过串列选择栅极结构119、接地选择线126、
字线(由125-1至125-N)、接地选择线127，另一端被源极线128断开。
半导体线路叠层结构112、113、114和115并未触及位线接触垫102B、103B、
104B和105B。
半导体线路叠层结构102、103、104和105一端被位线接触垫102B、
103B、104B和105B断开，穿过串列选择栅极结构109、接地选择线127、
字线(由125-1至125-N)、接地选择线126，另一端被源极线(被附图的
其他部分所遮蔽)断开。半导体线路叠层结构102、103、104和105并未
触及位线接触垫112A、113A、114A和115A。
一存储材料层配置于半导体线路12-115和102-105与字线125-1至
125-N二者的表面交叉点的界面区上。接地选择线126和127跟字线类似，
都与这些叠层结构共形。
每一个半导体线路叠层结构的一端被位线接触垫断开，另一端被源极
线断开。例如半导体线路叠层结构112、113、114和115的一端被位线接
触垫112A、113A、114A和115A断开，另一端被源极线128断开。
位线和串列选择线形成于金属层ML1、ML2和ML3上。位线通过高
压开关晶体管耦接至位于电路周边区的平面译码器(未绘示)。串列选择
线耦接至位于电路周边区的串列选择线译码器(未绘示)。
接地选择线126和127可以在定义字线125-1至125-N的同一个工艺
步骤中被图案化。接地选择元件形成在多个叠层结构和接地选择线126和
127二者的表面交叉点的界面区上。串列选择栅极结构119和109可以在
定义字线125-1至125-N的同一个工艺步骤中被图案化。串列选择元件形
成在多个叠层结构和串列选择栅极结构119和109二者的表面交叉点的界
面区上。这些元件都耦接至解码电路，由此选择位于阵列中特定叠层结构
里的串列。
图4绘示一对位于基材中可应用于图1中的电压开关晶体管的结构透
视图。
导电插塞140耦接位于全域字线和源极/漏极150之间的电压。
第一晶体管栅极142可切换地电性耦接源极/漏极150和源极/漏极152。
当第一晶体管栅极142接收一开启电压时，第一晶体管电性耦接导电插塞
140至导电插塞146。当第一晶体管栅极142接收一关闭电压时，第一晶
体管将导电插塞140和导电插塞146电性分离。导电插塞146电性耦接至
用来承载写入及读取电压的写入及读取电压线。
第二晶体管栅极144可切换地电性耦接源极/漏极150和源极/漏极154。
当第二晶体管栅极144接收一开启电压时，第二晶体管电性耦接导电插塞
140至导电插塞148。当第二晶体管栅极144接收一关闭电压时，第二晶
体管将导电插塞140和导电插塞148电性分离。导电插塞148电性耦接至
用来承载擦除电压的擦除电压线。
位于基材中的电压开关晶体管的第一晶体管栅极142和第二晶体管栅
极144被绘示成具有约1.6微米的Y轴方向尺寸。此Y轴方向尺寸与栅极
长度的尺寸相对应。源极/漏极150、源极/漏极152和源极/漏极154被绘
示成具有约2.1微米的Y轴方向尺寸。
图5绘示多对可应用于图1中并且位于基材中的电压开关晶体管的结
构透视图。
每一对位于基材中的电压开关晶体管160-167可以是图4中所绘式的
单一对电压开关晶体管的实施例，电性耦接至一条擦除电压线、个别位线、
个别的写入及读取电压线。这些多对电压开关晶体管的案例，凸显出基材
中的电压开关晶体管占晶片面积的总量。
图6绘示具有立体NAND存储器阵列以及垂直栅极电压开关晶体管
的集成电路的方框示意图。
立体NAND存储器阵列100通过全域位线120耦接至垂直栅极电压
开关晶体管230。根据晶体管230的切换方式，将全域位线120耦接至用
来承载写入及读取电压的写入及读取电压线132，或耦接至用来承载擦除/
预充电/遮蔽(erase/pre-charge/shielding)电压的擦除/预充电/遮蔽电压线
134。其中，预充电和遮蔽电压也适用于写入和/或读取模式。
在一些其他实施例中，用来承载擦除/预充电/遮蔽电压的擦除/预充电/
遮蔽电压线可以被用来承载擦除/预充电的擦除/预充电电压线、用来承载
擦除/遮蔽电压的擦除/遮蔽电压线或用来承载擦除电压的擦除电压线所取
代。在一些其他实施例中，预充电压和/或遮蔽电压可由另外的一组或多组
电压线来承载。
垂直栅极电压开关晶体管230可将擦除电压与其他电路，例如感测放
大器，分离。
图7绘示图6的集成电路的另一个方框示意图，其将垂直栅极电压开
关晶体管230绘示成具有相对较小的尺寸。
垂直栅极电压开关晶体管230被绘示成具有一X轴方向的尺寸，与立
体NAND存储器阵列100的X轴方向的尺寸相对应。垂直栅极电压开关
晶体管230被绘示成具有约2微米的Y轴方向的加总尺寸，实质小于位于
基材中的电压开关晶体管130的实施例约150微米的Y轴方向加总尺寸。
立体NAND存储器阵列100中的半导体叠层结构和位于垂直栅极电
压开关晶体管230中的半导体叠层结构，可以共用形成和图案化等工艺步
骤，因此垂直栅极电压开关晶体管230不需要超出制作立体NAND存储
器阵列100所需的额外工艺步骤。
图8绘示图6的集成电路的更详细方框示意图，更显示出多组垂直栅
极电压开关晶体管以及多组落着垫。
立体NAND存储器阵列100通过全域位线120耦接至全域位线落着
垫232。全域位线落着垫232电性耦接至第一组垂直栅极电压开关晶体管
234和第二组垂直栅极电压开关晶体管238二者中的源极/漏极端点之一。
第一组垂直栅极电压开关晶体管234可切换地电性耦接全域位线落着
垫232和写入及读取电压线落着垫236。当第一组垂直栅极电压开关晶体
管234被开启时，第一组垂直栅极电压开关晶体管234将全域位线落着垫
232电性耦接至写入及读取电压线落着垫236；当第一组垂直栅极电压开
关晶体管234被关闭时，第一组垂直栅极电压开关晶体管234将全域位线
落着垫232和写入及读取电压线落着垫236电性分离。读取电压线落着垫
236电性耦接至用来承载写入及读取电压的写入及读取电压线132。
第二组垂直栅极电压开关晶体管238可切换地电性耦接全域位线落着
垫232和擦除/预充电/遮蔽电压线落着垫240。当第二组垂直栅极电压开关
晶体管238被开启时，第二组垂直栅极电压开关晶体管238将全域位线落
着垫232电性耦接至擦除/预充电/遮蔽电压线落着垫240；当第二组垂直栅
极电压开关晶体管238被关闭时，第二组垂直栅极电压开关晶体管238将
全域位线落着垫232和擦除/预充电/遮蔽电压线落着垫240电性分离。擦
除/预充电/遮蔽电压线落着垫240电性耦接至用来承载擦除/预充电/遮蔽
电压的擦除/预充电/遮蔽电压线134。
第一组垂直栅极电压开关晶体管234和第二组垂直栅极电压开关晶体
管238将用来承载擦除/预充电/遮蔽电压的擦除/预充电/遮蔽电压线134与
其他电路分离。其他电路可以是，例如经由写入及读取电压线132连接的
感测放大器。
图9绘示图8的集成电路的一实施例的结构透视图。
图9中的堆积区块(aggregated blocks)被分别绘示成图10至图14
的简化透视图。立体NAND存储器阵列(未绘示)通过全域位线120耦
接至全域位线落着垫232。全域位线落着垫232电性耦接至第一组垂直栅
极电压开关晶体管234和第二组垂直栅极电压开关晶体管238二者中的源
极/漏极端点之一。第一组垂直栅极电压开关晶体管234可切换地电性耦接
全域位线落着垫232和写入及读取电压线落着垫236。写入及读取电压线
落着垫236电性耦接至用来承载写入及读取电压的写入及读取电压线242。
第二组垂直栅极电压开关晶体管238可切换地电性耦接全域位线落着垫
232和擦除/预充电/遮蔽电压线落着垫240。擦除/预充电/遮蔽电压线落着
垫240电性耦接至用来承载擦除/预充电/遮蔽电压的擦除/预充电/遮蔽电
压线265。
在不同区块的结构中，例如位于半导体条带叠层结构中，绝缘层可以
和其他层相同或不同。可采用的代表性绝缘材料包括，硅氧化物、氮化硅、
氮氧化硅、硅酸盐或其他材料。可以使用具有小于二氧化硅的介电常数的
低介电常数(low-k)材料，例如SiCHOx。也可以使用具有高于二氧化硅
的介电常数的高介电常数材料，例如铪氧化物(HfOx)、氮氧化铪(HfON)、
氧化铝(AlOx)、钌氧化物(RuOx)或氧化钛(TiOx)。
在不同区块的结构中，例如在半导体条带叠层结构中的半导体层，可
以与其他层相同或不同。可用来包含于半导体中的代表性材料包括，掺杂
或未掺杂的多晶硅(可使用的掺杂物，例如砷(As)、磷(P)、硼(B))、
半导体结构的组合、金属硅化物(silicides，包括硅化钛(TiSi)、硅化钴
(CoSi))、半导体氧化物(包括铟氧化锌(InZnO)、氧化铟镓锌(InGaZnO))
以及半导体和金属硅化物的组合。
在不同区块的结构中，例如在位线和导电插塞中，导体层可以是金属、
导电化合物或下述材料的组合，包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、
钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)
或其他材质。导体层可以是掺杂后具有导电性而没有半导体特性的半导体
层。
落着垫、半导体条带以及电压线的数量可以根据立体NAND存储器
阵列的容量来进行调整。
图10绘示位于图9的集成电路中的位线及位线落着垫的结构透视图。
立体NAND存储器阵列(未绘示)通过多条全域位线120耦接至全
域位线落着垫232。这些全域位线120是通过一组导电插塞分别电性耦接
至一条全域位线落着垫232的导线。例如，位线BL1-BL8中的每一条，
分别电性耦接至位于全域位线落着垫232中的其中一条半导体条带P1-P8。
位于全域位线落着垫232中相邻的半导体条带P1-P8借助中间绝缘条带彼
此电性绝缘。
图11绘示位于图9的集成电路中的第一组垂直栅极电压开关晶体管
的结构透视图。
第一组垂直栅极电压开关晶体管234可切换地电性耦接全域位线落着
垫232和写入及读取电压线落着垫236。第一组垂直栅极电压开关晶体管
234包括半导体条带P1-P8，其借助中间绝缘条带彼此电性绝缘。第一组
垂直栅极电压开关晶体管234可以覆盖氧化物，由此将用来做为通道层的
半导体条带P1-P8与上方的导电栅极材料隔离。此氧化物可以是多层结构，
例如硅氧化物/氮化硅/硅氧化物(ONO)、硅氧化物/低高介电常数介电层/
硅氧化物(O/high-k/O)，可提供高介电常数并且减少电容漏电的疑虑。
图12绘示位于图9中的集成电路的写入及读取电压线以及写入及读
取电压线落着垫的结构透视图。
写入及读取电压线242是通过一组导电插塞分别电性耦接至其中一个
写入及读取电压线落着垫236的导线。位于写入及读取电压线落着垫236
中相邻的半导体条带P1-P8借助中间绝缘条带彼此电性绝缘。
当第一组垂直栅极电压开关晶体管234接收一开启栅极电压时，会将
位于全域位线落着垫232中的半导体条带P1-P8电性耦接至位于写入及读
取电压线落着垫236中的半导体条带P1-P8。例如，将位于全域位线落着
垫232中的半导体条带P1电性耦接至位于写入及读取电压线落着垫236
中的半导体条带P1。半导体条带的其他平面层亦以此一方式电性耦接。
当第一组垂直栅极电压开关晶体管234接收一关闭栅极电压时，会将
位于全域位线落着垫232中的半导体条带P1-P8和位于写入及读取电压线
落着垫236中的半导体条带P1-P8电性分离。例如，将位于全域位线落着
垫232中的半导体条带P和位于写入及读取电压线落着垫236中的半导体
条带P1电性分离。半导体条带的其他平面层亦以此一方式电性分离。
图13绘示位于图9中的集成电路的第二组垂直栅极电压开关晶体管
的结构透视图。
第二组垂直栅极电压开关晶体管238可切换地电性耦接全域位线落着
垫232和擦除/预充电/遮蔽电压线落着垫240。除此之外，第二组垂直栅极
电压开关晶体管238和第一组垂直栅极电压开关晶体管234的结构可以是
相类似的。
图14绘示位于图9中的集成电路的擦除/预充电/遮蔽电压线以及擦除
/预充电/遮蔽电压线落着垫的结构透视图。
擦除/预充电/遮蔽电压线265是通过一组导电插塞分别电性耦接至其
中一个擦除/预充电/遮蔽电压线落着垫240的导线。位于擦除/预充电/遮蔽
电压线落着垫240中相邻的半导体条带P1-P8借助中间绝缘条带彼此电性
绝缘。
当第二组垂直栅极电压开关晶体管238接收一开启栅极电压时，会将
位于全域位线落着垫232中的半导体条带P1-P8电性耦接至位于擦除/预充
电/遮蔽电压线落着垫240中的半导体条带P1-P8。例如，将位于全域位线
落着垫232中的半导体条带P1电性耦接至位于擦除/预充电/遮蔽电压线落
着垫240中的半导体条带P1。半导体条带的其他平面层亦以此一方式电性
耦接。
当第二组垂直栅极电压开关晶体管238接收一关闭栅极电压时，会将
位于全域位线落着垫232中的半导体条带P1-P8和位于擦除/预充电/遮蔽
电压线落着垫240中的半导体条带P1-P8电性分离。例如，将位于全域位
线落着垫232中的半导体条带P1和位于擦除/预充电/遮蔽电压线落着垫
240中的半导体条带P1电性分离。半导体条带的其他平面层亦以此一方式
电性分离。
图15绘示图6的集成电路的另一详细方框示意图，显示出其通过奇
数或偶数位线来进行存取，而非如图8所示通过全部位线来进行存取。
立体NAND存储器阵列100通过全域位线120耦接至全域位线落着
垫232。全域位线落着垫232电性耦接至下述四组晶体管的源极/漏极之一
上。此四组晶体管为：第一奇数组垂直栅极电压开关晶体管244、第一偶
数组垂直栅极电压开关晶体管245、第二奇数组垂直栅极电压开关晶体管
248和第二偶数组垂直栅极电压开关晶体管249。
第一奇数组垂直栅极电压开关晶体管244可切换地电性耦接全域位线
落着垫232和奇数写入及读取电压线落着垫246。当第一奇数组垂直栅极
电压开关晶体管244开启时，第一奇数组垂直栅极电压开关晶体管244会
将全域位线落着垫232电性耦接至奇数写入及读取电压线落着垫246。当
第一奇数组垂直栅极电压开关晶体管244关闭时，第一奇数组垂直栅极电
压开关晶体管244会将全域位线落着垫232和写入及读取电压线奇数落着
垫246电性分离。奇数写入及读取电压线落着垫246电性耦接至用来承载
写入及读取电压的奇数写入及读取电压线252。
第一偶数组垂直栅极电压开关晶体管245可切换地电性耦接全域位线
落着垫232和偶数写入及读取电压线偶数落着垫247。当第一偶数组垂直
栅极电压开关晶体管245开启时，第一偶数组垂直栅极电压开关晶体管
245会将全域位线落着垫232电性耦接至偶数写入及读取电压线偶数落着
垫247。当第一偶数组垂直栅极电压开关晶体管245关闭时，第一偶数组
垂直栅极电压开关晶体管245会将全域位线落着垫232和偶数写入及读取
电压线偶数落着垫247电性分离。偶数写入及读取电压线偶数落着垫247
电性耦接至用来承载写入及读取电压的偶数写入及读取电压线253。
第二奇数组垂直栅极电压开关晶体管248可切换地电性耦接全域位线
落着垫232和奇数擦除/预充电/遮蔽电压线落着垫250。当第二奇数组垂直
栅极电压开关晶体管248开启时，第二奇数组垂直栅极电压开关晶体管
248会将全域位线落着垫232电性耦接至奇数擦除/预充电/遮蔽电压线落
着垫250。当第二奇数组垂直栅极电压开关晶体管248关闭时，第二奇数
组垂直栅极电压开关晶体管248会将全域位线落着垫232和奇数擦除/预充
电/遮蔽电压线落着垫250电性分离。奇数擦除/预充电/遮蔽电压线落着垫
250电性耦接至用来承载擦除/预充电/遮蔽电压的奇数擦除/预充电/遮蔽电
压线254。
第二偶数组垂直栅极电压开关晶体管249可切换地电性耦接全域位线
落着垫232和擦除/预充电/遮蔽电压线落着垫251。当第二偶数组垂直栅极
电压开关晶体管249开启时，第二偶数组垂直栅极电压开关晶体管249会
将全域位线落着垫232电性耦接至偶数擦除/预充电/遮蔽电压线落着垫
251。当第二偶数组垂直栅极电压开关晶体管249关闭时，第二偶数组垂
直栅极电压开关晶体管249会将全域位线落着垫232和偶数擦除/预充电/
遮蔽电压线落着垫251电性分离。偶数擦除/预充电/遮蔽电压线落着垫251
电性耦接至用来承载擦除/预充电/遮蔽电压的偶数擦除/预充电/遮蔽电压
线255。
第一奇数组垂直栅极电压开关晶体管244、第一偶数组垂直栅极电压
开关晶体管245、第二奇数组垂直栅极电压开关晶体管248和第二偶数组
垂直栅极电压开关晶体管249可以与图11所绘示的第一组垂直栅极电压
开关晶体管234以及图13所绘示的第二组垂直栅极电压开关晶体管238
相同。另外，因为只需要偶数或奇数的半导体条带，其他的每一个半导体
条带可以用其他材质来取代。
第一奇数组垂直栅极电压开关晶体管244、第一偶数组垂直栅极电压
开关晶体管245、第二奇数组垂直栅极电压开关晶体管248和第二偶数组
垂直栅极电压开关晶体管249将奇数擦除/预充电/遮蔽电压线254和255
上的擦除/预充电/遮蔽电压与其他电路，例如经由写入及读取电压线252
和253连接的感测放大器，分离。
图16绘示位于图15中的集成电路的写入及读取电压线以及写入及读
取电压线落着垫的结构透视图，其通过偶数位线来进行存取，而非如图12
所示通过全部位线来进行存取。
偶数写入及读取电压线253是借助一组导电插塞分别电性耦接至其中
一个偶数写入及读取电压线落着垫247的导线。偶数写入及读取电压线落
着垫247包括半导体条带P2、P4、P6和P8。
除此之外，偶数写入及读取电压线253和写入及读取电压线242类似。
偶数写入及读取电压线落着垫247可以和图12所示的写入及读取电压线
落着垫236类似。另外，半导体条带P2、P4、P6和P8可以用其他材料取
代。
图17绘示位于图15中的集成电路的写入及读取电压线以及写入及读
取电压线落着垫的结构透视图，其通过奇数位线来进行存取，而非如图12
所示通过全部位线来进行存取。
奇数写入及读取电压线252是借助一组导电插塞分别电性耦接至其中
一个奇数写入及读取电压线落着垫246的导线。奇数写入及读取电压线落
着垫246包括半导体条带P1、P3、P5和P7。
除此之外，奇数写入及读取电压线252和写入及读取电压线242类似。
奇数写入及读取电压线落着垫246可以和图12所示的写入及读取电压线
落着垫236类似。另外，半导体条带P1、P3、P5和P7可以用其他材料取
代。
图18绘示位于图15中的集成电路的擦除/预充电/遮蔽电压线以及擦
除/预充电/遮蔽电压线落着垫的结构透视图，其通过偶数位线来进行存取，
而非如图14所示通过全部位线来进行存取。
偶数擦除/预充电/遮蔽电压线255是借助一组导电插塞分别电性耦接
至其中一个偶数擦除/预充电/遮蔽电压线落着垫251的导线。偶数擦除/预
充电/遮蔽电压线落着垫251包括半导体条带P2、P4、P6和P8。
除此之外，偶数擦除/预充电/遮蔽电压线255和擦除/预充电/遮蔽电压
的奇数擦除/预充电/遮蔽电压线254类似。偶数擦除/预充电/遮蔽电压线落
着垫251可以和图14所示的擦除/预充电/遮蔽电压线落着垫240类似。另
外，半导体条带P2、P4、P6和P8可以用其他材料取代。
图19绘示位于图15中的集成电路的擦除电压线以及擦除电压线落着
垫的结构透视图，其通过奇数位线来进行存取，而非如图14所示通过全
部位线来进行存取。
奇数擦除/预充电/遮蔽电压线254是借助一组导电插塞分别电性耦接
至其中一个奇数擦除/预充电/遮蔽电压线落着垫250的导线。奇数擦除/预
充电/遮蔽电压线落着垫250包括半导体条带P1、P3、P5和P7。
除此之外，奇数擦除/预充电/遮蔽电压线254和擦除/预充电/遮蔽电压
的擦除/预充电/遮蔽电压线265类似。奇数擦除/预充电/遮蔽电压线落着垫
250可以和图14所示的擦除/预充电/遮蔽电压线落着垫240类似。另外，
半导体条带P1、P3、P5和P7可以用其他材料取代。
图20绘示位于图15中的集成电路的偶数落着垫的结构透视图，用来
替代图16和图18所绘示的偶数落着垫。
不像图16和图18所绘示，将偶数落着垫P2、P4、P6和P8排列成直
线，图20所绘示的偶数落着垫P2、P4、P6和P8排列成棋盘状图案。除
此之外，偶数落着垫P2、P4、P6和P8与图16和图18所绘示的偶数落着
垫247和251类似。另外，偶数落着垫P2、P4、P6和P8可以用其他材料
取代。
图21绘示位于图15中的集成电路的奇数落着垫的结构透视图，用来
替代图17和图19所绘示的奇数落着垫。
不像图16和图18所绘示，将偶数落着垫P2、P4、P6和P8排列成直
线，图20所绘示的偶数落着垫P1、P3、P5和P7排列成棋盘状图案。除
此之外，偶数落着垫P1、P3、P5和P7与图16和图18所绘示的奇数落着
垫246和250类似。另外，偶数落着垫P1、P3、P5和P7可以用其他材料
取代。
图22绘示位于图8以全部位线进行存取的集成电路中的一布线层上
的布线方框示意图。
图22绘示位于金属层ML2上的多条平行位线BL1-BL8120，耦接至
全域位线232。
图23绘示位于图8以全部位线进行存取的集成电路中的另一布线层
上的布线方框示意图。
图23绘示位于金属层ML1上的多条平行写入及读取电压线
BLi1-BLi8242耦接至写入及读取电压线落着垫236。虽然位于不同金属层
上，写入及读取电压线BLi1-BLi8242的走线方向与位线BL1-BL8120相
同。BL_BIAS线265是耦接至擦除/预充电/遮蔽电压线落着垫240的擦除
/预充电/遮蔽电压线。BIAS_SEL 262承载用来控制是否将第二组垂直栅极
电压开关晶体管238开启或关闭的栅极电压。BIAS_SEL线264承载用来
控制是否将第一组垂直栅极电压开关晶体管234开启或关闭的栅极电压。
其中BL_BIAS线265、BIAS_SEL线262和BIAS_SEL线264皆被平行配
置在金属层ML1上。BL_BIAS线265、BIAS_SEL线262和BIAS_SEL
线264的走线方向与位线BL1-BL8120和写入及读取电压线BLi1-BLi8
242直交。
在另一个实施例中，金属层ML1和ML2的位置可以改变。例如二者
或其中之一可以置于金属层ML3上或更高的位置。在另一个实施例中，
上述的金属线的方向可以被旋转一个角度。
图24绘示位于图15以偶数和奇数位线进行存取的集成电路的一布线
层上的布线方框示意图。
图24绘示位于金属层ML2上的多条平行位线BL1-BL8120，耦接至
全域位线232。
图25绘示位于图15以偶数和奇数位线进行存取的集成电路的另一布
线层上的布线方框示意图。
图25绘示位于金属层ML1上的多条平行的奇数写入及读取电压线
BLi1、BLi3、BLi5、和BLi7252，耦接至奇数写入及读取电压线落着垫
246，以及位于金属层ML1上的多条平行的偶数写入及读取电压线BLi2、
BLi4、BLi6、和BLi8252，耦接至写入及读取电压线耦数落着垫247。不
像图23所绘示的那样，此处的写入及读取电压线都被区分成奇数和偶数
群。虽然位于不同金属层上，奇数写入及读取电压线BLi1、BLi3、BLi5、
和BLi7252还有偶数写入及读取电压线BLi2、BLi4、BLi6、和BLi8252
的走线方向与位线BL1-BL8120相同。
BL_BIAS线254是耦接至奇数落擦除/预充电/遮蔽电压线着垫250的
奇数擦除/预充电/遮蔽电压线。BIAS_SEL线255是耦接至偶数落擦除/预
充电/遮蔽电压线着垫251的偶数擦除/预充电/遮蔽电压线。不像图23所绘
示的那样，这些擦除/预充电/遮蔽电压线都被区分成奇数和偶数群。
BIAS_SEL线262承载用来控制是否将第二奇数组垂直栅极电压开关
晶体管248开启或关闭的栅极电压。BIAS_SEL线273承载用来控制是否
将第二偶数组垂直栅极电压开关晶体管249开启或关闭的栅极电压。不像
图23所绘示的BIAS_SEL线262，这些BIAS_SEL线都被区分成奇数和
偶数群。
BIAS_SEL线274承载用来控制是否将第一奇数组垂直栅极电压开关
晶体管244开启或关闭的栅极电压。BIAS_SEL线275承载用来控制是否
将第一偶数组垂直栅极电压开关晶体管245开启或关闭的栅极电压。不像
图23所绘示的BIAS_SEL线264，这些BIAS_SEL线都被区分成奇数和
偶数群。
BL_BIAS线254、BIAS_SEL线255、BIAS_SEL线272、BIAS_SEL
线273、BIAS_SEL线274和BIAS_SEL线275皆被平行配置在金属层ML1
上。BL_BIAS线254、BIAS_SEL线255、BIAS_SEL线272、BIAS_SEL
线273、BIAS_SEL线274和BIAS_SEL线275的走线方向与位线BL1-BL8
120和奇数写入及读取电压线BLi1、BLi3、BLi5和BLi7252偶数写入及
读取电压线BLi2、BLi4、BLi6和BLi8直交。
在另一个实施例中，金属层ML1和ML2的位置可以改变。例如二者
或其中之一可以置于金属层ML3上或更高的位置。在另一个实施例中，
上述的金属线的方向可以被旋转一个角度。
图26绘示可用来进行写入或读取操作的一对垂直栅极开关晶体管的
简化电路图。
第一晶体管312通过栅电压BL_SEL 310来开启，使依序电性耦接至
感测放大器350的位线300和330彼此电性耦接。第二晶体管322通过栅
电压BL_SEL 320来开启，由此从BL_BIAS 340电性耦接至位线300。用
来进行写入操作时，数值为0V或Vdd的写入电压经过第一晶体管312传
至位线300。用来进行读取操作时，数值约为～1V的读取电压经过第一晶
体管312传至感测放大器350。
图27绘示位于图8以全部位线进行存取的集成电路中，可用来进行
写入或读取操作的多对垂直栅极开关晶体管的简化电路图。
图27所绘示的电路大致与图26类似，差别在于开关晶体管和感应放
大器的数量随着位线数量的增加而增多。为了控制位线301，增加了第一
晶体管314、第二晶体管324、位线331和感测放大器351。位线301、第
一晶体管314、第二晶体管324、位线331和感测放大器351的作用分别
和位线300、第一晶体管312、第二晶体管322、位线330和感测放大器
350相似。
图28绘示位于图15以偶数和奇数位线进行存取的集成电路中，可用
来进行写入或读取操作的多对垂直栅极开关晶体管的简化电路图。
图28所绘示的电路大致与图27类似，差别在于需间隔一条位线进行
存取，因此只有偶数位线或奇数位线可进行存取。在本实施例中，用来进
行写入操作时，数值为0V或Vdd的写入电压经过第一晶体管312传至位
线BL 300；或者用来进行读取操作时，数值约为～1V的读取电压经过第一
晶体管312传至感测放大器350。在同一时间中，当写入操作或读取操正
由位线300执行时，没由任何操作由位线301执行。第一晶体管312开启，
第二晶体管324关闭，将位线301耦接至0V以将其遮蔽，或对其进行预
充电，由此将位线301与正在相邻位线300中进行的写入或读取操作隔离。
图29绘示一对可用来进行擦除操作的垂直栅极开关晶体管的简化电
路图。
第一晶体管312通过栅电压BL_SEL 310来开启，使依序电性耦接至
感测放大器350的位线300和330彼此电性分离。第二晶体管322通过栅
电压BL_SEL线320来开启，由此将位线300电性耦接至BL_BIAS线340。
当用来进行擦除操作时，高强度的擦除电压经过第二晶体管322传至位线
BL 300。
图30绘示位于图8以全部位线进行存取的集成电路中，可用来进行
擦除操作的多对垂直栅极开关晶体管的简化电路图。
图30所绘示的电路大致与图29类似，差别在于开关晶体管和感应放
大器的数量随着位线数量的增加而增多。为了控制位线301，增加了第一
晶体管314、第二晶体管324、位线331和感测放大器351。位线301、第
一晶体管314、第二晶体管324、位线331和感测放大器351的作用分别
和位线300、第一晶体管312、第二晶体管322、位线BLi 330和感测放大
器350相似。
图31绘示位于图15以偶数和奇数位线进行存取的集成电路中，可用
来进行擦除操作的多对垂直栅极开关晶体管的简化电路图。
图31所绘示的电路大致与图28类似，差别在于仅擦除操作，而非写
入或读取操作，必须在具有偶数或单数位线的集成电路中进行。不像图28
所绘示，图31所绘示的擦除操作，偶数和单数位线施加相似的偏压。因
此位线BL 300和BLi 330都被施加了高强度擦除偏压。
图32绘示具有垂直栅极开关晶体管的集成电路的简化电路图。
此集成电路475包括上述实施例所述的立体NAND快闪存储器阵列
460，其位于具有导体叠层结构的半导体基材上，且具有导体叠层结构制
成的电容器。行译码器461耦接至多条沿着存储器阵列460的行排列的字
线462。方框466中的列译码器耦接至多条串列选择线464，沿着对应存
储器阵列460中的叠层结构的列排列，用来从存储器阵列460的存储单元
中读取或写入数据。平面译码器458经由多条位线459耦接至存储器阵列
460的多个平面层。位址则由总线465提供至行译码器461、列译码器和
平面译码器458。分页缓冲器463耦接至方框466中的列译码器和存储器
阵列460。分页缓冲器463包括上述实施例所述的立体高压开关晶体管。
分页缓冲器463对指向存储器阵列460的位线以及指向感测放大器的位线
或用来承载擦除偏压的电压线进行多路复用(multiplexes)。这种多路复用
可区分成奇数和偶数线路。分页缓冲器463可以包括用来进行读取和验证
操作的感测放大器。分页缓冲器463可以包括其他电路，例如故障检测电
路(fail detection circuitry)，用来检测验证操作之后是否通过/重试/失败
(pass/retry/fail)，感测写入操作的读取/写入数据的数据快取记忆(data
cache)以及快取数据解码(cache decoding)/输出缓冲(output buffer)。
数据经由数据输入线471从集成电路475上的输入/输出连接端，或从集成
电路475内部或外部的其他数据来源提供至方框466中的数据输入结构。
在本实施例中，其他电路474，例如通用处理器(general purpose processor)
或特殊用途应用电路(special purpose application circuitry)或被NAND快
闪存储器阵列支援并提供片上系统(system-on-a-chip)的模组组合也包含
于此集成电路上。数据经由数据输出线472从集成电路475上方框466中
的数据输出结构提供至集成电路475上的输入/输出连接接口，或从集成电
路475内部或外部的其他数据终点。
在本实施例中，使用偏压安排状态机469的控制器，控制了由电压源
或电源468所产生或提供的偏压安排电压的应用，例如读取、写入、擦除、
擦除验证以及写入验证；并且控制用来控制第一组和第二组垂直栅极电压
开关晶体管的栅极电压。此控制器可以采用已知的特殊用途逻辑电路来加
以实现。在另一实施例中，控制器包括实施于相同集成电路中，用来执行
运算程序以控制元件操作的通用处理器。在又一实施例中，可以采用特殊
用途逻辑电路和通用处理器的组合来实现此一控制器。
在一些实施例中，可通过布线和解码的改变来分别改变平面译码器、
列译码器和行译码器的位置。
前述所使用的形容词，例如上方(above)、下方(below)、顶部(top)、
底部(bottom)、以上(over)或以下(under)等，仅是用于描述说明以
帮助理解，并非用以限制本发明的范围。
图33绘示可产生不同深度的落着区的不同掩膜组合的结构剖面图。
为了形成此处所述的落着区结构，在介电基材26上形成介电层22和导电
层24交错的叠层结构20。在本实施例中，包含有8组介电层22和导电层
24，分别以22.0至22.7，以及24.0至24.7来加以标示。硬掩膜30、蚀刻
终止层28、和第一介电层22覆盖在叠层结构20上。依据采用第一光刻胶
掩膜52、第二光刻胶掩膜54和第二光刻胶掩膜56所进行的多次蚀刻步骤
的封闭掩膜区40和开口蚀刻区38的组合，蚀刻出不同深度的接触开口
32.0至32.7。
第一光刻胶掩膜52具有一个开口蚀刻区38覆盖一半的接触开口32
(例如4个，在此实施例中)和位于开口蚀刻区38与接触开口32之间的
硬掩膜30。第一光刻胶掩膜52同时具有一个封闭掩膜区40覆盖其他接触
开口32和位于封闭掩膜区40与接触开口32之间的硬掩膜30。第二光刻
胶掩膜54具有彼此交错的2个开口蚀刻区38和2个封闭掩膜区40，覆盖
四分之一的接触开口32(例如2个，在此实施例中)和位于这些开口蚀刻
区38和封闭掩膜区40与接触开口32之间的硬掩膜30。第三光刻胶掩膜
56具有彼此交错的4个开口蚀刻区38和4个封闭掩膜区40，覆盖八分之
一的接触开口32(例如1个，在此实施例中)和位于这些开口蚀刻区38
和封闭掩膜区40与接触开口32之间的硬掩膜30。
可以使用反应离子蚀刻，例如包含四氟甲烷/氮气/二氟甲烷/溴化氢/
氦-氧气/氦气(CF4/N2/CH2F2/HBr/He-O2/He)的化学蚀刻剂，停止于合适
的导电层24.0至24.7的顶部。
在本实施例中，落着垫排列成直线，对应于位于掩膜中排列成直线的
封闭掩膜区40和开口蚀刻区38。在本发明的另一些实施例中，封闭掩膜
区40和开口蚀刻区38排列成彼此邻接的棋盘状图案，由此产生具有彼此
邻接的棋盘状图案的奇数或偶数落着垫。
更多有关形成连接导体连接至落着垫的方法与技术的信息已公开于
编号US 13/049,303的美国专利申请案，申请日为2011年3月16日，标
题为“REDUCED NUMBER OF MASK FOR IC DEVICE WITH STACKED
CONTACT LEVELS”以及编号US 13/114,931的美国专利申请案，申请日
为2011年5月24日，标题为“MULTILAYER CONNECTION STRUCTURE
AND MAKING METHOD”，其中这些申请案的内容将通过引用并入
(incorporated by reference)的方式，将此专利全文收载于本公开内容之中。
这些申请案与本案有共同发明人。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。此
处所述的工艺步骤和结构并未涵盖制作整体集成电路的完整制造过程。本
发明可以和许多目前已知或未来被发展出来的不同集成电路制作技术合
并实施。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神
和范围内，当可作各种的改动与修饰。因此，本发明的保护范围当视随附
的权利要求书所界定的保护范围为准。