用于使用隔离过程的修复效果的存储模块和方法优先权
本申请要求于2014年8月20日提交的题为“Storage Module and Method for
Using Healing Effects of a Quarantine Process(用于使用隔离过程的修复效果的存
储模块和方法)”的印度专利申请号4060/CHE/2014的优先权，所述专利申请的全部公开通
过引用结合在此。
背景技术
在存储器单元的电介质中俘获的电荷可能会降低存储器单元保持数据的能力，因
为俘获电荷使得很难或不可能读取存储在存储器单元中的数据的真实值。一些存储模块尝
试通过限制编程-擦除循环数量来处理此问题。然而，这可能会过度地限制存储器的使用。
其他存储模块尝试通过降低读取擦除错误阈值、移位读取阈值、或者执行动态读取或CVD跟
踪以便当下尾部和上尾部两者向下移位时跟踪分配来处理此问题。然而，尽管这些技术在
读取存储在具有俘获电荷的存储器单元中的数据的真实值方面是有用的，但是这些技术所
使用的较低的阈值可能在读取不具有俘获电荷的存储器单元方面产生错误。
发明内容
本发明的实施例由权利要求书限定，并且不能将此部分的任何内容作为对那些权
利要求的限制。
通过介绍的方式，以下实施例涉及一种用于使用隔离过程的修复效果的存储模块
和方法。在一个实施例中，提供了一种包括控制器和存储器的存储模块。所述控制器被配置
成用于对所述存储器中包含高于阈值的误比特率的存储器单元集合进行标识，其中，由于
所述存储器单元的电介质中的俘获电荷，因此所述误比特率高于所述阈值。所述控制器还
被配置成用于在一定时间段内隔离所述存储器单元集合，其中，当所述存储器单元集合被
隔离时，由所述存储模块生成的热量对所述存储器单元集合进行退火，以便至少部分地去
除所述俘获电荷。
其他实施例是可能的，并且实施例中的每个实施例可以单独或一起组合使用。因
此，现在将参照附图对各实施例进行描述。
附图说明
图1是实施例的示例性存储模块的框图。
图2A是实施例的主机的框图，其中，图1的示例性存储模块被嵌入在主机中。
图2B是图1的示例性存储模块可拆卸地连接至主机的框图，其中，存储模块和主机
是可分离可拆卸的设备。
图3是实施例的控制器和闪存封装体的框图。
图4是展示实施例的隔离过程的修复效果的图示。
图5是实施例的用于隔离字线的方法的流程图。
图6是实施例的被隔离的字线的展示。
图7是实施例的用于隔离块的方法的流程图。
图8是实施例的被隔离的块的展示。
具体实施方式
如以上背景技术部分所提到的，在存储器单元的电介质中俘获的电荷可能会降低
存储器单元保持数据的能力。以下实施例提供了存储模块，所述存储模块使用隔离过程的
修复效果来使俘获电荷脱离以便提高耐久性并降低由存储模块执行的翻转比特计数(FBC)
的数量。通常，在一定时间段内隔离存储器单元可以通过对存储器单元进行自然地退火来
提高存储器单元的数据保持特性，因此它们驱逐从它们的电介质中俘获的电荷。在转到这
些及其他实施例之前，以下段落提供对可以与这些实施例一起使用的示例性存储模块的讨
论。当然，这些仅仅是示例，并且可以使用其他合适类型的存储模块。
如图1中所展示的，一个实施例的存储模块100包括存储控制器110和包含多个存
储器管芯(管芯0至管芯N)的非易失性存储器封装体120。尽管图1中仅示出了一个非易失性
存储器封装体，但应理解的是，存储模块100可以具有多于一个非易失性存储器封装体。存
储控制器110包括用于与非易失性存储器封装体120接口连接的存储器接口111以及用于使
存储模块100与主机控制器操作性地通信的主机接口112。如在本文中所使用的，短语“操作
性地通信”可以指通过一个或多个部件直接通信或间接(有线或无线)通信，这可以或可以
不在本文中示出或描述。
如图2A所示，可以将存储模块100嵌入在具有主机控制器220的主机210中。也就是
说，主机210包括主机控制器220和存储模块100，从而使得主机控制器220与嵌入的存储模
块100接口连接以便管理其操作。例如，储存模块100可以采用SanDisk公司的iNANDTMeSD/
eMMC嵌入式闪存驱动器、使用NVMe、SAS和SATA主机接口的存储设备的形式，或更普遍地，任
何类型的固态驱动器(SSD)(例如，企业固态存储设备)、混合存储设备(具有硬盘驱动器和
固态驱动器两者)和存储器缓存系统。主机控制器220可以使用例如eMMC主机接口或UFS接
口与嵌入的存储模块100接口连接。主机210可以采用任何形式，如但不限于：移动电话、平
板计算机、数字媒体播放器、游戏设备、个人数字助理(PDA)、移动(例如，笔记本电脑、膝上
型计算机)个人计算机(PC)或阅读器。如图2A所示，主机210可以包括可选的其他功能模块
230。例如，如果主机210是移动电话，则其他功能模块230可以包括用于拨打和接听电话的
硬件和/或软件部件。作为另一个示例，如果主机210具有网络连接能力，则其他功能模块
230可以包括网络接口。当然，这些仅仅是一些示例，并且可以使用其他实施方式。而且，主
机210可以包括其他部件(例如，音频输出、输入输出端口等)，为了简化附图，这些部件在图
2A中未被示出。应注意的是，尽管主机控制器220可以控制存储模块100，但是存储模块100
可以具有其自己的控制器以便控制其内部存储器操作。而且，通常主机控制器可以是能够
与存储模块接口连接的任何控制器，可以是单片形式的控制器、整体控制器或独立功能模
块。
如图2B所示，存储模块100可以具有允许存储模块100经由配合连接器可拆卸地连
接至主机240(具有主机控制器245)的物理的和电连接器，而非作为主机中的嵌入式设备。
这样，存储模块100是来自主机240的独立设备(并且未嵌入在主机中)。例如，在此示例中，
存储模块100可以是手持可拆卸存储器设备(如安全数字(SD)存储器卡、微型SD存储器卡、
紧凑型闪存(CF)存储器卡、通用串行总线(USB)设备(具有连接至主机的USB接口)或固态驱
动器(SSD))，并且主机240是独立设备，如移动电话、平板计算机、数字媒体播放器、游戏设
备、个人数字助理(PDA)、移动(例如笔记本电脑、膝上型计算机)个人计算机(PC)或阅读器。
在图2A和图2B中，存储模块100经由图1所示的主机接口112与主机控制器220或主
机240通信。主机接口112可以采用任何合适的形式，如但不限于eMMC主机接口、UFS接口和
USB接口。存储模块110中的主机接口110将存储器管理命令从主机控制器220(图2A)或主机
240(图2B)传递到存储控制器110，并且还将存储器响应从存储控制器110传递到主机控制
器220(图2A)或主机240(图2B)。而且，应注意的是，当存储模块110嵌入在主机210中时，本
文中所描述的由存储模块100中的存储控制器110执行的功能中的一些或全部功能可以替
代地由主机控制器220执行。
返回至图1，当被使用时，存储控制器110包括中央处理单元(CPU)113、可操作用于
使用数据和校验比特对ECC码字进行编码和/或解码的纠错码(ECC)模块114、读访问存储器
(RAM)215、可以存储用于存储模块100的基本操作的固件的只读存储器(ROM)116以及可以
存储用于加密/解密操作的设备特定密钥的非易失性存储器(NVM)117。可以采用任何合适
的方式来实施存储控制器110。例如，存储控制器110可以采用微处理器或处理器，以及存储
例如由(微)处理器执行的计算机可读程序代码(例如，软件或固件)、逻辑门、开关、专用集
成电路(ASIC)、可编程逻辑控制器以及嵌入式微控制器的计算机可读介质的形式。合适的
控制器可以从SanDisk或其他供应商处获得。存储控制器110可以被配置有硬件和/或软件
以便执行下文描述的以及流程图所示的各种功能。而且，示出为在存储控制器110内部的部
件中的一些部件也可以存储在存储控制器110的外部，并且可以使用其他部件。例如，RAM
115(或附加RAM单元)可位于控制器管芯的外部并且被用作页面缓冲器以便从存储器封装
体120中读取数据和/或将数据写入存储器封装体120。
非易失性存储器封装体120中的存储器管芯也可以采用任何合适的形式。例如，在
一个实施例中，存储器管芯中的一个或多个存储器管芯采用固态(例如，闪存)存储器的形
式，并且可以是一次可编程的、几次可编程的或多次可编程的。存储器管芯也可以使用单层
单元(SLC)、多层单元(MLC)、三层单元(TLC)或现在已知的或后来开发的其他存储器技术。
而且，存储器管芯可以是二维存储器或三维存储器。
再次转到附图，图3是一个实施例的控制器110和存储器封装体120的部件中的一
些部件的图示。这仅是示例，并且可以使用其他部件。如图3所示，在此实施例中，非易失性
存储器封装体120采用具有多个闪存管芯的闪存封装体的形式，其中，每个闪存管芯具有多
个分组(Plane)，每个分组具有多个块，所述块具有多个字线。在此示例中，控制器110的存
储器接口111采用NAND接口的形式，并且控制器110中的主机接口112与主机的主机接口320
进行通信。闪存总线300将控制器110的NAND接口111与存储器封装体120连接。存储器控制
器110还具有在主机接口112与ECC引擎114之间的缓冲器310。可以使用任何合适的纠错码
技术以任何合适的方式实施ECC引擎114。在此特定实施例中，ECC引擎114实施低密度奇偶
校验(LDPC)。LDPC是其中将概率信息提供给关于被解码的数据比特的ECC解码器的“软输入
ECC”的示例，并且ECC解码器使用概率信息来发现最有可能的解决方案。这种软输入解码可
以例如通过使用高分辨率读取不仅解决特定存储器单元的存储器状态还解决读取数据的
可靠性而用于电荷存储内存中。可以通过不同度量来测量可靠性，其中，一种常用的度量是
对数似然比(LLR)。在另一个实施例中，ECC引擎114执行BCH码。当然，这些仅仅是示例，并且
可以使用其他类型的ECC技术。
如以上所指出的，在存储器单元的电介质中俘获的电荷可能会降低存储器单元保
持数据的能力，因为俘获电荷使得很难或不可能读取存储在存储器单元中的数据的真实
值。先前存储模块尝试通过限制编程-擦除循环数量或改变读取阈值来处理此问题。然而，
这些先前方法或者过度限制存储器的使用或者可能在读取不具有俘获电荷的存储器单元
方面产生错误。
为了更好地解决俘获电荷问题以及增加耐久性和数据保持，以下实施例利用存储
模块100在其正常操作期间在其内部生成的热量来对存储器单元集合进行退火，以便至少
部分地去除俘获电荷。如本文中所使用的，“集合”可以具有一个或多于一个构件，并且退火
指改变材料的物理和/或化学性能来改变其特性的热处理过程。通常，一旦存储器单元呈现
较差的数据保持(例如，如由高误比特率检测的)，就存在很大的可能性：如果存储器单元被
重新编程，则其将以同样差的方式执行。然而，测试结果示出了，如果在被再次循环(即擦除
和编程)之前存储器单元被隔离一定时间段，则其将呈现更好的数据保持特性。此隔离不需
要在每个擦除编程循环被执行，而可以被定期地(例如，成百上千个循环之后)执行。
图4展示了此隔离过程的修复效果。如图4的右边部分所示，在若干擦除编程循环
之后，因为由在存储器单元中俘获的电荷引起的阈值漂移，所以存储器单元变得难以精确
地读取。这可以发生在例如：(a)当反复使用单层单元(SLC)的小池时；(b)当设备满负载(或
预处理)且主机不断写入小区域，迫使特定块集合变热时；或(c)当块或一系列块开始呈现
更高的BER时。然而，当存储器单元被“焙烧”(被退火)时，俘获电荷中的至少一些俘获电荷
被去除，并且改善了阈值漂移。图4的左边部分示出了从图4的右边部分中示出的单元历史
的实验中收集的数据。此实验假设数据保持特性是可重复的(或至少是高度相关的)。因此，
在焙烧A之后具有高误比特率(BER)的存储器单元将可能在焙烧B之后具有高BER。此示例中
的存储器是以8K进行循环的24nm X2存储器。对数据保持的测试以已经被循环和焙烧的相
对大的单元组开始。在增加更多循环之后，数据保持被重新测试。此特定示例中的情况如下
所示：
循环A：在40℃下进行8k，(其中，最后3.2k具有约800秒的弛豫)
焙烧A：在85℃下进行12小时，然后测量扇区失败率(SFR)与翻转比特计数(FBC)/
扇区。
作为部件质量的一部分，循环A和焙烧A已经完成。
循环B：在55℃下进行500次，具有约200秒的弛豫。
焙烧B：在85℃下进行12小时，然后测量SFR与FBC/扇区
为了在合理的时间内完成所述实验并且因为5％至10％的循环是合理的DR相关性
测试的循环量，因此为方便起见首先选择循环B的情况。
实验过程在8k(循环A)与500次循环(循环B)之间有效地插入脱离(De-trapping)
焙烧(焙烧A)。此焙烧用于使在循环A期间俘获的电子中的许多电子脱离。如果在循环B期间
这些俘获没有完全脱离，则即使没有任何相关性过滤，所述实验也实现对高温度数据保持
(HTDR)行为的益处。图4的图表示出了在8k循环和85℃/12小时焙烧之后的扇区失败率，并
且然后又在随后500次循环和另一个85℃/12小时焙烧之后的扇区失败率。即使使用额外
500次循环(总共8.5k)，HTDR失败率也被改善，因为焙烧A是足够长的退火。实际上，长退火
焙烧可能需要更大的预留空间。此外，更短的“焙烧A”时间还可以提供脱离效益。
使用正在解释的理论，以下段落描述了存储模块100如何能够利用这些修复效果。
通常，控制器100对存储器中包含高于阈值的误比特率的存储器单元集合进行标识，并且然
后在一定时间段内隔离存储器单元集合。如本文中所使用的，当在一定时间段内存储器单
元集合未被干扰(例如，未被编程/擦除和/或读取)时，所述存储器单元集合被“隔离”。当存
储器单元集合被隔离时，由存储模块100生成的热量对存储器单元集合进行退火，以便至少
部分地去除存储器单元的电介质中的俘获电荷。在一个实施例中，退火过程中所使用的热
量由存储模块100在其正常操作时生成。
图5至图8展示了此技术的一些示例性实施例以及对存储器单元进行的检测、跟踪
以及隔离、重新测试和循环/旋转过程的各种实施方式。在这些示例中，存储器单元集合用
于在存储器块中形成字线。在图5和图6中的示例中，仅隔离块中的坏字线，并且块中的其他
字线中的至少一些字线继续用于用户数据(即，块被“闲置”)。相比而言，在图7和图8中的示
例中，整个块被隔离(即，块被“边缘化”)。当然，这些仅仅是一些示例，并且可以使用其他实
施方式。
首先转到图5，图5是实施例的用于隔离字线的方法的流程图500。如图5所示，在隔
离过程开始之后(动作505)，控制器110确定异常字线(动作510)。通常，当与周围数据(包括
其他相同寿命的块)比较时字线呈现大体上高BER时，可能出现俘获电荷问题。在此实施例
中，控制器110使用阈值来判定块中的字线中的任何字线是否具有高于阈值的误比特率
(BER)(例如，翻转比特计数(FBC)率)(动作515)。当存储器120磨损时，可以动态地调整阈
值。在一个实施例中，将阈值设置的足够高，从而使得在任何给定时间处，仅选择字线的x％
(其中，x远小于循环组大小)用于此特定隔离过程，并且仅隔离组大小的子集。被检测为良
好的存储器单元被放回到空闲池。换言之，此特定实施例仅标识存储器单元的一小部分(为
最坏单元的存储器单元)来经历此过程。用于检测电荷俘获的另一种方法可以是在编程之
后立即测试BER并且再次将结果与相同寿命的块进行比较。在不具有数据保持因素时，相关
性可能意义不大。然后，控制器110将字线放置在隔离跟踪列表(例如，在RAM 115中)上(动
作525)。通过被放置在隔离跟踪列表上，字线将不被干扰某个时间段，以便允许对字线中的
存储器单元进行退火。
如果在隔离存储器单元之前使用数据(在除了擦除状态之外的任何状态中)对存
储器单元进行编程，则退火过程可能效果更好。因此，在一个实施例中，在被隔离之前对存
储器单元进行编程。尽管可以使用用户数据对存储器单元进行编程，但是使用普通用户数
据可能在驱逐俘获电荷方面没有将要描述的其他方法有效，并且还可能使固件的数据保持
算法复杂化，因为所述数据保持算法依赖于将有效数据放置在已知具有数据保持问题的存
储器单元中。而且，如果存储器单元每单元存储多个比特，则如果目标字线中的存储器单元
的所有比特都被置于“高”编程状态(如X2存储器中的B或C状态或者X3存储器中的F或G状
态)，则退火过程可能效果更好(动作520)。
在此实施例中，块中的其他字线(即块中不具有高误比特率的字线)可以用于存储
数据。因此，它仅是被隔离的具有错误问题的字线，不是整个块。(尽管在以下结合图7和图8
讨论的另一个实施例中，包含所述字线的整个块被隔离。)尽管其他字线可以用于存储用户
数据，但是，在一个实施例中，使用伪数据(例如，随机化数据)将围绕被隔离的字线的一个
或多个字线编程为被隔离的字线与用户数据之间的保护带，以便确保在已编程的高状态
(如B/C或F/G)与用户数据(参见图6)之间没有发生干扰影响。固件中的表可以用于跟踪这
些被隔离的擦除的字线，以便确保字线没有被检测为启动扫描事件中的写入终止或者没有
在擦除扫描期间被检测为错误。
返回至图5，在下一个编程/擦除循环期间，控制器110重新使用字线并测试FBC计
数来判定FBC是否有所改善(动作535和540)。如果FBC有所改善，则隔离过程继续(动作
545)。如果FBC没有改善，则字线从隔离跟踪列表中移除(动作550)，并且控制器110判定FBC
是否仍然高于阈值(动作560)。如果是，并且如果异常表中仍然存在空间，则控制器100可以
考虑使用块的剩余部分并且停止使用字线(动作565)。换言之，控制器110可以测试字线以
查看误比特率是否有所改善。如果有所改善但是误比特率仍然不低于阈值，则控制器110可
以继续隔离字线。如果有足够的改善，则隔离可以完全结束。然而，如果误比特率没有改善，
则控制器100可以永久地隔离字线(或更大的字线集合或包含坏字线的块)。
在以上示例中，仅隔离块中的坏字线，并且块中的其他字线中的至少一些字线继
续用于存储用户数据。如以上提及的，在另一个实施例中，包含字线的整个块被隔离。现在
将结合图7和图8讨论此替代方案。
如图7的流程图700所示，控制器100首先确定异常块(动作705)。控制器110确定可
以为隔离过程而牺牲的打开(OP)块的数量(动作710)。在一个实施例中，由于所有块无法同
时经历退火过程，因此整个容量被分成小的子组。这些组可以在压缩时间被分离出来，并且
然后为此过程留出。可以通过以下算法计算出此过程花费的时间量：退火时间＝(温度*-7)
+610，其中，退火时间以小时为单位，并且温度以摄氏度为单位。通过组的循环和旋转可能
需要一些最小数量的块预留时间。
然后，在编程之后，控制器110立即选择具有最高翻转比特计数(FBC)的块(动作
715)。如果使用Sentinel路径技术，则在下一个编程/擦除循环，控制器110避免擦除步骤并
允许从分配/空闲池中将块边缘化(动作720)。在题为“Temperature Accelerated Stress
Time in a Memory Device(存储器设备中的温度加速应力时间)”的美国专利申请号_____
(代理人案卷号：SDA-2151-US)中更加详细地讨论了Sentinel路径技术，所述美国专利申请
与本申请提交于同一日，并且通过引用结合在此。如以上先前示例中所讨论的，如果没有使
用Sentinel路径技术，则控制器110将块编程为高电压状态(动作725)。
在任一种情况下，控制器110测量时间和温度来判定何时再次测试块(动作730)。
存储器单元集合被隔离且被退火的时间段可能取决于存储模块100中的温度。通常，退火过
程在较高温度时效果更好。因此，存储模块100中的温度越高，存储器单元集合需要被隔离
的时间越短。在一个实施例中，存储模块100中的温度由存储模块100中的温度传感器确定，
并且存储器单元集合被隔离的时间段由控制器110内部的时钟信号确定。可替代地，如在题
为“Temperature Accelerated Stress Time in a Memory Device(存储器设备中的温度
加速应力时间)”的美国专利申请号_____(代理人案卷号：SDA-2151-US)中描述的，可以使
用Sentinel单元的电压漂移来估计温度和时间，所述美国专利申请与本申请提交于同一
日，并且通过引用结合在此。
返回至图7，然后，控制器110擦除块、对块进行重新编程并测试FBC以查看块是否
示出了改善标志(动作735和740)。如果没有改善标志且如果已经达到最大隔离时间(动作
745)，则控制器110从隔离列表中移除块、擦除块、并且将块放置到空闲列表中(动作750)。
然后，过程结束(动作755)。图8示出了隔离块的过程。
应注意的是，以上说明仅仅是示例，并且可以使用其他实施方式。例如，在一个替
代实施例中，当保持知道块有问题时，控制器100可以放慢被隔离的块的循环，以便允许有
足够的时间供由存储模块100生成的热量对存储器单元进行退火并使俘获电荷脱离，而不
是使块完全不能用。还应注意的是，在一个实施例中，当块从循环中移除时，仅物理块从循
环中移除，而不是元块。元块中的好块可以被重新链接，由此减少被隔离的容量的数量。这
被称为“临时物理块隔离”。
在又另一个实施例中，替代或除使用由存储模块100在其正常操作时生成的热量
进行退火之外，存储模块100可以配设有提供附加热量的加热模块。然而，由于此实施例不
是尝试修复存储器单元中的物理损坏，而是仅使电荷脱离，因此不需要高温度，所以不需要
特定加热元件。使存储器单元空闲的仅有动作足够来提供显著改善。
最后，如上所述，可以使用任何合适类型的存储器。半导体存储器设备包括易失性
存储器设备(如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”))、非易失性
存储器设备(如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器
(“EEPROM”)、闪存(其还可以被考虑为EEPROM的子集)、铁电随机存取存储器(“FRAM”)、和磁
阻随机存取存储器(“MRAM”))、以及能够存储信息的其他半导体元件。每种类型的存储器设
备可以具有不同的配置。例如，闪存设备可以被配置成NAND或NOR配置。
存储器设备可由无源和/或有源元件以任何组合来形成。通过非限制性示例的方
式，无源半导体存储器元件包括ReRAM设备元件，在一些实施例中，所述元件包括如反熔丝
相变材料等电阻率切换存储元件以及(可选地)如二极管等操控元件。进一步通过非限制性
示例的方式，有源半导体存储器元件包括EEPROM和闪存设备元件，在一些实施例中，所述元
件包括如浮栅、导电纳米颗粒、或电荷存储介电材料等包含了电荷存储区域的元件。
多个存储器元件可以被配置为使得它们串联或使得每个元件是可单独访问的。通
过非限制性示例的方式，NAND配置(NAND存储器)中的闪存设备通常包含串联的存储器元
件。NAND存储器阵列可以被配置为使得阵列包括多个存储器串，其中，串包括共享单个位线
并作为群组被访问的多个存储器元件。可替代地，存储器元件可以被配置为使得每一个元
件是可单独访问的(例如，NOR存储器阵列)。NAND和NOR存储器配置是示例性的，并且存储器
元件可以以其他方式配置。
位于基板内和/或上方的半导体存储器元件可以被安排在两个或三个维度(如二
维存储器结构或三维存储器结构)中。
在二维存储器结构中，半导体存储器元件被安排在单个分组或单个存储器设备级
中。通常，在二维存储器结构中，存储器元件被安排在基本上平行于支撑存储器元件的基板
的主要表面而延伸的分组中(例如，在x-z方向分组中)。基板可以是在其上方或在其中形成
存储器元件层的晶片，或者其可以是在形成存储器元件之后附接至其上的载体基板。作为
非限制性示例，基板可以包括如硅等半导体。
可以在单个存储器设备级中将存储器元件安排成有序阵列，如在多个行和/或列
中。然而，可以在非规则或非正交配置中排列存储器元件。存储器元件中的每个存储器元件
可以具有两个或更多个电极或接触线，如位线和字线。
三维存储器阵列被安排成使得存储器元件占据多个分组或多个存储器设备级，由
此在三个维度(即，在x方向、y方向和z方向上，其中，y方向基本上垂直于并且x和z方向基本
上平行于基板的主表面)中形成结构。
作为非限制性示例，三维存储器结构可以被垂直地安排成多个二维存储器设备级
的堆叠。作为另一个非限制性示例，三维存储器阵列可以被安排成多个垂直列(例如，基本
上垂直于基板的主表面延伸的列，即，在y方向上)，每列在每列中具有多个存储器元件。可
以在二维配置中(例如，在x-z分组中)安排所述列，导致存储器元件的三维安排，元件位于
多个垂直堆叠的存储器分组上。存储器元件在三个维度中的其他配置也可以构成三维存储
器阵列。
通过非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以被耦合在
一起，以便在单个水平(例如，x-z)存储器设备级内形成NAND串。替代性地，存储器元件可以
被耦合在一起，以便形成横跨多个水平存储器设备级的垂直NAND串。可以设想其他三维配
置，其中，一些NAND串包含单个存储器级中的存储器元件，而其他串包含跨越多个存储器级
的存储器元件。还可以在NOR配置中和在ReRAM配置中设计三维存储器阵列。
通常，在单片式三维存储器阵列中，在单个基板上方形成一个或多个存储器设备
级。可选地，单片式三维存储器阵列还可以具有至少部分地位于单个基板内的一个或多个
存储器层。作为非限制性示例，基板可以包括如硅等半导体。在单片式三维阵列中，构成阵
列的每个存储器设备级的层通常在阵列的基础存储器设备级的层上形成。然而，单片式三
维存储器阵列的邻近存储器设备级的层可以被共享或在存储器设备级之间存在中间层。
然后，再次，二维阵列可以被单独地形成并且然后被封装在一起，以便形成具有多
个存储器层的非单片式存储器设备。例如，非单片式堆叠存储器可以通过在单独的基板上
形成存储器级然后将存储器级堆叠在彼此顶上来构造。可以减薄基板或者可以在堆叠之前
将其从存储器设备级中移除，但是因为存储器设备级最初地在单独的基板上方形成，所以
所产生的存储器阵列不是单片式三维存储器阵列。此外，多个二维存储器阵列或三维存储
器阵列(单片式或非单片式)可以在单独的芯片上形成然后被封装在一起，以便形成堆叠芯
片存储器设备。
存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制
性示例，存储器设备可以具有用于控制和驱动存储器元件完成如编程和读取等功能的电
路。此相关联的电路可以位于与存储器元件相同的基板上和/或位于单独的基板上。例如，
用于存储器读-写操作的控制器可以位于单独的控制器芯片上和/或位于与存储器元件相
同的基板上。
本领域的技术人员将意识到，本发明不限于所描述的二维和三维示例性结构，但
涵盖了如此处描述的本发明的精神和范围内的和如本领域的技术人员理解的所有相关存
储器结构。
上述详细说明旨在被理解为本发明可以采用的而不是被理解为本发明的定义的
选择形式的展示。仅以下权利要求书、包括所有等效物意在限定所要求保护的发明的范围。
最后，应注意的是，可彼此单独地或组合地使用在此描述的任何优选实施例的任何方面。