一种GOA电路及液晶显示器技术领域
本发明涉及液晶领域，特别是涉及一种GOA电路及液晶显示器。
背景技术
现有的GOA(Gate driver on array)电路包括级联的GOA单元和多个下拉维持电
路，其中，一个GOA单元需要一个或者两个用于维持下拉的下拉维持电路。在实际应用中，下
拉维持电路一般由多个晶体管构成，由于晶体管的数量较多，下拉维持电路往往会占用大
量的空间。当下拉维持电路的数量较多时，会增加GOA电路布线区的宽度，进而增大液晶显
示器的窄边框的设计难度。
发明内容
本发明主要解决的技术问题是提供一种GOA电路及液晶显示器，能够减少GOA电路
布线区的宽度，从而降低液晶显示器的窄边框的设计难度。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，用于液
晶显示器，该GOA电路包括级联的多个GOA单元，其中，级联的多个GOA单元用于在多个时钟
信号的控制下分别输出第一电平信号的栅极驱动信号以对显示区域中对应的水平扫描线
进行充电；该GOA电路进一步包括多个下拉维持电路，其中，每一个下拉维持电路对应至少
两个GOA单元，每一个下拉维持电路用于维持对应的至少两个GOA单元在非作用期间输出的
栅极驱动信号为第二电平信号。
其中，当多个时钟信号的数量为N时，每一个或每两个下拉维持电路对应N/2个GOA
单元。
其中，下拉维持电路包括输入模块和输出模块；
输入模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第
六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第一电容，其中，第一晶体
管的栅极、源极与第二晶体管的源极相连后与第一输入信号连接，第一晶体管的漏极分别
与第三晶体管的源极、第四晶体管的栅极连接，第二晶体管的栅极分别与第三晶体管的栅
极、第五晶体管的源极和栅极连接，第二晶体管的漏极与第四晶体管的源极连接，第五晶体
管的漏极分别与第六晶体管的漏极、第七晶体管的源极、第一电容的一端、第九晶体管的栅
极连接，第六晶体管的栅极和源极相连后与第二输入信号连接，第七晶体管的栅极、第十晶
体管的栅极与复位信号连接，第八晶体管的栅极和源极连接后与第三输入信号连接，第八
晶体管的漏极与第九晶体管的源极连接，第九晶体管的漏极分别与第一电容的另一端和第
十晶体管的源极连接，第三晶体管、第四晶体管、第七晶体管、第十晶体管的漏极连接后与
第四输入信号连接；
输出模块包括多个晶体管，多个晶体管的数量等于多个时钟信号的数量N，多个晶
体管的栅极彼此连接后与输入模块中的第九晶体管的漏极连接，多个晶体管的漏极彼此连
接后与第四输入信号连接，多个晶体管的源极分别与对应的N/2个GOA单元的公共信号点和
栅极驱动信号连接。
其中，当多个时钟信号的数量为八个，每一个下拉维持电路对应四个GOA单元时，
第M级下拉维持电路的第一输入信号为恒压正电源，第二输入信号为第M-1级级传信号，第
四输入信号为恒压负电源；其中，第M级下拉维持电路的第九晶体管的漏极输出第M级级传
信号；其中，第M级下拉维持电路和第M+1级下拉维持电路的第三输入信号相位相反。
其中，当多个时钟信号为八个，每二个下拉维持电路对应四个GOA单元时，第M级下
拉维持电路的第一输入信号为第一低频信号，第二输入信号为第M-2级级传信号，第四输入
信号为恒压负电源；第M+1级下拉维持电路的第一输入信号为第二低频信号，第二输入信号
为第M-1级级传信号，第三输入信号为第二控制信号，第四输入信号为恒压负电源；其中，第
M级下拉维持电路和第M+1级下拉维持电路的第三输入信号相同，其与相邻的另外两个下拉
维持电路的第三输入信号的相位相反；其中，第M级下拉维持电路的第九晶体管的漏极输出
第M级级传信号，第M+1级下拉维持电路的第九晶体管的漏极输出第M+1级级传信号。
其中，第一低频信号和第二低频信号的相位相反。
其中，第一低频信号和第二低频信号每隔预定图像帧切换一次极性，其中，预定图
像帧的取值范围为1～100帧。
其中，第M级下拉维持电路和第M+1级下拉维持电路在第一低频信号和第二低频信
号的控制下交替工作。
其中，GOA单元包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、
第十五晶体管和第二电容，其中，第十一晶体管的栅极与源极连接后与上一级启动信号连
接，第十一晶体管的漏极分别与第十二晶体管的源极、第十三晶体管的栅极、第十四晶体管
的栅极，第二电容的一端以及公共信号点连接，第十二晶体管的栅极与第十五晶体管的栅
极连接，第十三晶体管的源极与第十四晶体管的源极连接后与时钟信号连接，第十三晶体
管的漏极输出当前级启动信号，第十四晶体管的漏极分别与第二电容的另一端、第十五晶
体管的源极以输出栅极驱动信号，第十二晶体管、第十五晶体管的漏极与恒压负电源连接。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种液晶显示器，包
括了上述GOA电路。
本发明的有益效果是：本发明的GOA电路及液晶显示器通过一个下拉维持电路维
持对应的至少两个GOA单元在非作用期间输出第二电平信号的栅极驱动信号，从而可以减
少下拉维持电路的数量，进而可以减少GOA电路布线区的宽度以满足液晶显示器窄边框设
计的需求。
附图说明
图1是本发明第一实施例的GOA电路的结构示意图；
图2是本发明第二实施例的GOA电路的结构示意图；
图3是图2所示的GOA单元的电路原理图；
图4是图2所示的下拉维持电路的电路原理图；
图5是图4所示的下拉维持电路的工作时序图；
图6是本发明第三实施例的GOA电路的结构示意图；
图7是图6所示的对应四个GOA单元的两个下拉维持电路的电路原理图；
图8是图7所示第M级下拉维持电路的工作时序图；
图9是图7所示第M+1级下拉维持电路的工作时序图；
图10是本发明实施例的液晶显示器的结构示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件，所属领域中的技
术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书
并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基
准。下面结合附图和实施例对本发明进行详细说明。
图1是本发明第一实施例的GOA电路的结构示意图。如图1所示，GOA电路10包括级
联的多个GOA单元11和多个下拉维持电路12。
其中，级联的多个GOA单元11用于在多个时钟信号的控制下分别输出第一电平信
号的栅极驱动信号以对显示区域中对应的水平扫描线进行充电。其中，第一电平信号为高
电平信号。其中，每一个下拉维持电路12对应至少两个GOA单元11，每一个下拉维持电路用
于维持对应的至少两个GOA单元11在非作用期间输出的栅极驱动信号为第二电平信号。其
中，第二电平信号为低电平信号。
优选地，当多个时钟信号的数量为N时，每一个或每两个下拉维持电路12对应N/2
个GOA单元11。
图2是本发明第二实施例的GOA电路的结构示意图，本发明基于八个时钟信号的
GOA电路。如图2所示，GOA电路20包括级联的多个GOA单元21和多个下拉维持电路22。
级联的多个GOA单元21用于在八个时钟信号CKn(n＝1、2、…8)的控制下分别输出
第一电平信号的栅极驱动信号G(n)(n＝1、2、…N)以对显示区域中对应的水平扫描线进行
充电。其中，第一电平信号为高电平信号。
其中，级联的多个GOA单元21和八个时钟信号CKn的连接关系为：第一级GOA单元21
与时钟信号CK1连接，第二级GOA单元21与时钟信号CK2连接，…依次类推，第八级GOA单元21
与时钟信号CK8连接。然后再次循环，也即第九级GOA单元21与时钟信号CK1连接，第十级GOA
单元21与时钟信号CK2连接，…依次类推，第十六级GOA单元21与时钟信号CK8连接。然后继
续上述的循环直至所有的GOA单元21连接上对应的时钟信号。在本实施例中，八个时钟信号
CKn(n＝1、2、…8)依序分时有效。
请一并参考图3，图3是图2所示的GOA单元的电路原理图。如图3所示，第N级GOA单
元21包括第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十
五晶体管T15和第二电容C2。
其中，第十一晶体管T11的栅极与源极连接后与上一级启动信号连接，在本实施例
中，上一级启动信号为第n-4级启动信号ST(n-4)。第十一晶体管T11的漏极分别与第十二晶
体管T12的源极、第十三晶体管T13的栅极、第十四晶体管T14的栅极，第二电容C2的一端以
及公共信号点连接，在本实施例中，公共信号点为第n级公共信号点Q(n)。第十二晶体管T12
的栅极与第十五晶体管T15的栅极连接以输出下一级启动信号，在本实施例中，下一级启动
信号为第n+4级启动信号ST(n+4)。第十三晶体管T13的源极与第十四晶体管T14的源极连接
后与时钟信号CKn连接，第十三晶体管T13的漏极输出当前级启动信号，在本实施例中，当前
级启动信号为第n级启动信号ST(n)。第十四晶体管T14的漏极分别与第二电容C2的另一端、
第十五晶体管T15的源极连接以输出栅极驱动信号，在本实施例中，栅极驱动信号为第n级
栅极驱动信号G(n)。第十二晶体管T12、第十五晶体管T15的漏极与恒压负电源VSS连接。
在本实施例中，第十一晶体管T11用于连接第n-4级启动信号ST(n-4)以将第n级
GOA单元21打开后将第n级公共信号点Q(n)的电位拉高，第十四晶体管T14用于在第n级GOA
单元21的作用期间输出高电平的第n级栅极驱动信号G(n)以对对应的水平扫描线充电，第
十三晶体管用于在第n级GOA单元的非作用期间输出第n级启动信号ST(n)以将下一级也即
第n+4级GOA电路打开，第十二晶体管T12和第十五晶体管T15用于在第n级GOA单元的非作用
期间将第n级公共信号点Q(n)和第n级栅极驱动信号G(n)的信号拉低。
请继续参考图2，在本实施例中，每一个下拉维持电路22对应四个GOA单元21，每一
个下拉维持电路22用于维持对应的四个GOA单元21在非作用期间输出的栅极驱动信号为第
二电平信号。其中，第二电平信号为低电平信号。
请一并参考图4，图4是图2所示的下拉维持电路的电路原理图。如图4所示，下拉维
持电路22包括输入模块221和输出模块222。
输入模块221包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第
五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10
和第一电容C1。
其中，第一晶体管T1的栅极、源极与第二晶体管T2的源极相连后与第一输入信号
连接，第一晶体管T1的漏极分别与第三晶体管T3的源极、第四晶体管T4的栅极连接，第二晶
体管T2的栅极分别与第三晶体管T3的栅极、第五晶体管T5的源极和栅极连接，第二晶体管
T2的漏极与第四晶体管T4的源极连接，第五晶体管T5的漏极分别与第六晶体管T6的漏极、
第七晶体管T7的源极、第一电容C1的一端、第九晶体管T9的栅极连接，第六晶体管T6的栅极
和源极相连后与第二输入信号连接，第七晶体管T7的栅极、第十晶体管T10的栅极与复位信
号Reset连接，第八晶体管T8的栅极和源极连接后与第三输入信号连接，第八晶体管T8的漏
极与第九晶体管T9的源极连接，第九晶体管T9的漏极分别与第一电容C1的另一端和第十晶
体管T10的源极连接，第三晶体管T3、第四晶体管T4、第七晶体管T7、第十晶体管T10的漏极
连接后与第四输入信号连接。
输出模块222包括八个晶体管TT1，其中，晶体管TT1的数量与时钟信号的数量相
同。
在本实施例中，八个晶体管TT1的栅极彼此连接后与输入模块221中的第九晶体管
T9的漏极连接，八个晶体管TT1的漏极彼此连接后与第四输入信号连接，八个晶体管TT1的
源极分别与对应的四个GOA单元的公共信号点和栅极驱动信号连接。
在本实施例中，以下拉维持电路22为第M级下拉维持电路为例来说，第M级下拉维
持电路22的第一输入信号为恒压正电源VDD，第二输入信号为第M-1级级传信号P(m-1)，第
三输入信号为第一控制信号CKP，第四输入信号为恒压负电源VSS。
其中，第M级下拉维持电路22的第九晶体管T9的漏极输出第M级级传信号P(m)。
另外，在本实施例中，第M级下拉维持电路22和第M+1级下拉维持电路22的第三输
入信号相位相反，也即第M+1级下拉维持信号22的第三输入信号为反相第一控制信号XCKP。
在本实施例中，第M级下拉维持电路22中的八个晶体管TT1的源极分别与第N级、第
N+1级、第N+2级、第N+3级公共信号点Q(n)、Q(n+1)、Q(n+2)、Q(n+3)以及第N级、第N+1级、第N
+2级、第N+3级栅极驱动信号G(n)、G(n+1)、G(n+2)、G(n+3)连接。
请一并参考图5，图5是图4所示的下拉维持电路的工作时序图。如图5所示，当第N
级到第N+3级GOA单元21在输出栅极驱动信号期间，第M级下拉维持电路22的第M级级传信号
P(m)一直处于低电位状态，此时可以保证第N级到第N+3级GOA单元21正常输出第N级、第N+1
级、第N+2级、第N+3级栅极驱动信号G(n)、G(n+1)、G(n+2)、G(n+3)。当第N级到第N+3级GOA单
元21的栅极驱动信号输出完毕之后，M级级传信号P(m)切换至高电位，它可以同时控制八个
晶体管TT1将第N级到第N+3级GOA单元21的第N级、第N+1级、第N+2级、第N+3级公共信号点Q
(n)、Q(n+1)、Q(n+2)、Q(n+3)以及第N级、第N+1级、第N+2级、第N+3级栅极驱动信号G(n)、G(n
+1)、G(n+2)、G(n+3)全部下拉至恒压负电源VSS的电位。
其中，在一帧图像帧显示的过程中，当下拉维持电路22中的M级级传信号P(m)切换
为高电位之后将一直维持在高电位状态，直到下一帧图像帧显示之前由复位信号Reset信
号将M级级传信号P(m)下拉为低电位。
图6是本发明第三实施例的GOA电路的结构示意图，本发明基于八个时钟信号的
GOA电路。如图6所示，GOA电路30包括级联的多个GOA单元31和多个下拉维持电路32。
图6所示的GOA电路30与图2所示的GOA电路20的差别为：每两个下拉维持电路32对
应四个GOA单元31。
其中，本实施例中的GOA单元31和图2所示第二实施例中的GOA单元21相同，为简约
起见，在此不再赘述。
请一并参考图7，图7是图6所示的对应四个GOA单元的两个下拉维持电路的电路原
理图。如图7所示，以两个下拉维持电路32包括第M级下拉维持电路32和第M+1级下拉维持电
路32为例来说，本实施例中的下拉维持电路32与图2所示的第二实施例中的下拉维持电路
22的区别在于：
第M级下拉维持电路32的第一输入信号为第一低频信号PLC1，第二输入信号为第
M-2级级传信号PP(m-2)，第三输入信号为第二控制信号CKP2，第四输入信号为恒压负电源
VSS；第M+1级下拉维持电路32的第一输入信号为第二低频信号PLC2，第二输入信号为第M-1
级级传信号PP(m-1)，第三输入信号为第二控制信号CKP2，第四输入信号为恒压负电源VSS。
其中，第M级下拉维持电路32的第九晶体管T9的漏极输出第M级级传信号PP(m)，第
M+1级下拉维持电路32的第九晶体管T9的漏极输出第M+1级级传信号PP(m+1)。
其中，第M级下拉维持电路和第M+1级下拉维持电路的第三输入信号相同，其与相
邻的另外两个下拉维持电路的第三输入信号的相位相反，也即相邻的另外两个下拉维持电
路的第三输入信号为反相第二控制信号XCKP2。
其中，第一低频信号PLC1和第二低频信号PLC2的相位相反。
其中，第一低频信号PLC1和第二低频信号PLC2每隔预定图像帧切换一次极性，其
中，预定图像帧的取值范围为1～100帧。
其中，第M级下拉维持电路32和第M+1级下拉维持电路32在第一低频信号PLC1和第
二低频信号PLC2的控制下交替工作。
请一并参考图8和图9，图8是图7所示第M级下拉维持电路的工作时序图，图9是图7
所示第M+1级下拉维持电路的工作时序图。如图8和图9所示，当第一低频信号PLC1为高电平
例如30V，第二低频信号PLC2为低电平例如-8V时，第M级下拉维持电路32正常工作。当第二
低频信号PLC2为高电平例如30V，第一低频信号PLC1为低电平例如-8V时，第M+1级下拉维持
电路正常工作。
在本实施例中，由于第一低频信号PLC1和第二低频信号PLC2每隔预定图像帧切换
一次极性，两个下拉维持电路也即第M级下拉维持电路和第M+1级下拉维持电路交替工作，
从而可以避免图2所示的实施例中只有一个下拉维持电路长时间工作造成晶体管遭受电压
应力(Stress)而引起I-V漂移的问题，进而提升了GOA电路的信赖性。
图10是本发明实施例的液晶显示器的结构示意图。如图10所示，液晶显示器1包括
GOA电路2，其中，GOA电路2为上述GOA电路10、GOA电路20或GOA电路30。
本发明的有益效果是：本发明的GOA电路及液晶显示器通过每一个下拉维持电路
维持对应的至少两个GOA单元在非作用期间输出第二电平信号的栅极驱动信号，从而可以
减少拉维持电路的数量，进而可以减少GOA电路布线区的宽度以满足液晶显示器窄边框设
计的需求。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本
发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的
技术领域，均同理包括在本发明的专利保护范围内。