一种提高大容量反熔丝存储器成品率的方法.pdf

本发明提供了一种提高大容量反熔丝存储器成品率的方法，包括根据反熔丝存储器的结构确定反熔丝存储器编程和读取环路；确定置换修复功能电路；通过对反熔丝存储器成品率的预估确定反熔丝存储器的置换修复功能电路的规模；通过对反熔丝存储器的数据进行校验来判断是否需要对反熔丝存储器进行修复，若是，则选择相应规模的置换修复功能电路对反熔丝存储器的错误存储位或有缺陷存储位进行置换修复；根据反熔丝存储器的成品率调整置换修复功能电路的规模，并采用调整后的置换修复功能电路对反熔丝存储器的错误存储位或有缺陷存储位进行置换修复。本发明采用硬件电路有效提高大容量反熔丝存储器的成品率。

权利要求书
1.  一种提高大容量反熔丝存储器成品率的方法，其特征在于，包括下 述步骤：
(1)根据反熔丝存储器的结构确定反熔丝存储器编程和读取环路；
(2)根据所述反熔丝存储器编程和读取环路确定置换修复功能电路；
(3)通过对反熔丝存储器成品率的预估确定所述反熔丝存储器的置换 修复功能电路的规模；
(4)通过对所述反熔丝存储器的数据进行校验来判断是否需要对所述 反熔丝存储器进行修复，若是，则选择相应规模的置换修复功能电路对反 熔丝存储器的错误存储位或有缺陷存储位进行置换修复，若否，则结束；
(5)根据所述反熔丝存储器的成品率调整置换修复功能电路的规模， 并采用调整后的置换修复功能电路对反熔丝存储器的错误存储位或有缺陷 存储位进行置换修复。

2.  如权利要求1所述的方法，其特征在于，所述反熔丝存储器编程和 读取环路包括字线译码电路、位线译码电路、位线选通电路、字线高压转 换电路、读写切换控制逻辑、采样判断电路、读写选通控制器和MOS管 M1；
所述字线译码电路的输入端与所述位线译码电路的输入端均用于连接 地址信号A；所述字线高压转换电路的输入端连接至所述字线译码电路的 输出端，所述存储单元的输入端连接至所述字线高压转换电路的第一输出 端，所述位线选通电路的第一控制端连接至所述存储单元的控制端，所述 位线选通电路的输入端连接至所述位线译码电路的输出端，所述读写选通 控制器的控制端连接至所述位线选通电路的第二控制端，所述读写选通控 制器的输入端连接至所述字线高压转换电路的第二输出端和读写切换控制 逻辑电路的第一输出端；所述MOS管的栅极连接至所述读写切换控制逻辑 电路的第二输出端；所述读写切换控制逻辑电路的输入端用于接收存储器 输出控制使能信号OE、存储器片选信号CE、存储器编程标志信号PGM和 单元编程加载数据DIN；所述MOS管的源极接地，所述MOS管的漏极连 接至所述读写选通控制器的第一输出端，所述采样判断电路的输入端连接 至所述读写选通控制器的第二输出端。

3.  如权利要求1所述的方法，其特征在于，采用置换修复功能电路对 反熔丝存储器的错误存储位或有缺陷存储位进行置换修复步骤具体包括：
在主存储阵列上增加修复存储阵列；所述修复存储阵列用于存储出错 单元字线地址和置换修复数据；
通过所述修复存储阵列记录相应的错误地址和数据；并将置换修复配 置信号BOOT设为1，此时通过存储器片选信号CE、存储器输出控制使能 信号OE、存储器编程标志信号PGM切换到置换修复存储阵列，完成对错 误地址和需修复数据的编程。

4.  如权利要求3所述的方法，其特征在于，所述修复存储阵列的位宽 与所述主存储阵列的位宽相同。

5.  如权利要求3所述的方法，其特征在于，所述置换修复功能电路包 括编程和读写控制逻辑单元、地址比较判断单元、控制逻辑产生单元、译 码选通单元、错误地址信息选取单元、置换自加载电路、置换修复存储阵 列；
所述译码选通单元的第一输入端连接至所述编程和读写控制逻辑单元 的第一输出端，所述译码选通单元的第二输入端连接至所述控制逻辑产生 单元的第一输出控制端，所述译码选通单元的第一输出端用于与正常存储 阵列连接，所述译码选通单元的第二输出端与所述置换修复存储阵列连接；
所述控制逻辑产生单元的输入端连接至所述地址比较判断单元的输出 端连接，所述地址比较判断单元的第一输入端连接地址信号A，所述地址 比较判断单元的第二输入端连接至所述编程和读写控制逻辑单元的第二输 出端，所述地址比较判断单元的第三输入端连接至所述错误地址信息读取 单元的输出端；
所述错误地址信息读取单元的输入端连接至所述错误地址信息存储单 元的输出端；
所述编程和读写控制逻辑单元的输入端分别连接存储器片选信号CE、 存储器输出控制使能信号OE、存储器编程标志信号PGM、置换修复配置 信号BOOT、地址信号A和所述置换自加载电路的输出端，所述置换自加 载电路的输入端连接至所述初始配置信息存储单元。

6.  如权利要求1所述的方法，其特征在于，在置换修复过程中，通过 置换自加载电路实现对错误数据的自动置换；所述置换自加载电路包括： PIDW接口、地址信息存储单元的编程和读取环路、放大器、反相器、选择 器和控制逻辑电路；
所述控制逻辑电路的第一输入端连接至所述PIDW的输出端，所述控 制逻辑电路的第二输入端连接所述地址信息存储单元的编程和读取环路， 所述控制逻辑电路的第三输入端连接至所述反相器的输出端，所述反相器 的输入端用于连接上电复位信号，所述控制逻辑电路根据输入端的信号输 出使能信号置换修复配置信号BOOT2；
所述放大器的输入端连接至所述PIDW接口的输出端，所述选择器的 输入端连接至所述放大器的输出端；所述选择器的第一输出端用于连接主 存储阵列，所述选择器的第二输出端用于连接修复存储阵列。

说明书一种提高大容量反熔丝存储器成品率的方法
技术领域
本发明属于集成电路生产工艺领域，更具体地，涉及一种提高大容量 反熔丝存储器成品率的方法。
背景技术
随着集成电路生产工艺的不断发展，基于深亚微米工艺下的大容量反 熔丝存储器得以实现，可以允许单个芯片上实现几百Kbits，甚至几Mbits 容量的反熔丝存储器设计和生产。但是对于大容量反熔丝存储器，由于存 储单元一致性差异，容易产生有缺陷存储单元，从而影响整个存储器的使 用。而且对于如此高密度的反熔丝存储器，由于生产工艺引起单元差异， 更容易导致存储错误，使得成品率成为影响更大容量反熔丝存储器产品研 制的难题。
同时对于大容量反熔丝类PROM存储器，由于其为一次编程只读存储 器。在生产过程中，只能通过常规测试完成对单元明显失效的器件进行筛 选。而对于存储单元编程效果不一致，存在的部分无法编程或编程效果较 差的单元，必须通过编程测试才可以发现，无法通过常规测试筛选完成。
对于该类错误单元只能通过电路结构来解决，通常采用空间冗余（如： 三模冗余）或纠错机制（如：EDAC）等等方法实现。通过牺牲芯片面积的 方式来提升芯片成品率。但是采用上述结构，不适用于大容量反熔丝类 PROM存储器件研制。例如采用三模冗余需要增加实际空间2倍以上的存 储空间，采用EDAC根据纠错规模需要增加空间至少为1/4，随着对应数据 位宽的增大，所需存储空间将更大。而且对于当前大容量反熔丝类存储器 件，为了提升产品的成品率，往往采用上述结构的组合。如何根据存储规 模，提供了一种更有效、更可靠的面积更优的解决方案，成为大容量反熔 丝类存储产品设计的热点。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种提高大容量 反熔丝存储器成品率的方法，其目的在于采用硬件电路有效提高大容量反 熔丝存储器的成品率，由此解决现有技术中大容量反熔丝存储缺陷数据的 技术问题。
本发明提供了一种提高大容量反熔丝存储器成品率的方法，包括下述 步骤：
（1）根据反熔丝存储器的结构确定反熔丝存储器编程和读取环路；
（2）根据所述反熔丝存储器编程和读取环路确定置换修复功能电路；
（3）通过对反熔丝存储器成品率的预估确定所述反熔丝存储器的置换 修复功能电路的规模；
（4）通过对所述反熔丝存储器的数据进行校验来判断是否需要对所述 反熔丝存储器进行修复，若是，则选择相应规模的置换修复功能电路对反 熔丝存储器的错误存储位或有缺陷存储位进行置换修复，若否，则结束；
（5）根据所述反熔丝存储器的成品率调整置换修复功能电路的规模， 并采用调整后的置换修复功能电路对反熔丝存储器的错误存储位或有缺陷 存储位进行置换修复。
更进一步地，所述反熔丝存储器编程和读取环路包括字线译码电路、 位线译码电路、位线选通电路、字线高压转换电路、读写切换控制逻辑、 采样判断电路、读写选通控制器和MOS管M1；所述字线译码电路的输入 端与所述位线译码电路的输入端均用于连接地址信号A；所述字线高压转 换电路的输入端连接至所述字线译码电路的输出端，所述存储单元的输入 端连接至所述字线高压转换电路的第一输出端，所述位线选通电路的第一 控制端连接至所述存储单元的控制端，所述位线选通电路的输入端连接至 所述位线译码电路的输出端，所述读写选通控制器的控制端连接至所述位 线选通电路的第二控制端，所述读写选通控制器的输入端连接至所述字线 高压转换电路的第二输出端和读写切换控制逻辑电路的第一输出端；所述 MOS管的栅极连接至所述读写切换控制逻辑电路的第二输出端；所述读写 切换控制逻辑电路的输入端用于接收存储器输出控制使能信号OE、存储器 片选信号CE、存储器编程标志信号PGM和单元编程加载数据DIN；所述 MOS管的源极接地，所述MOS管的漏极连接至所述读写选通控制器的第 一输出端，所述采样判断电路的输入端连接至所述读写选通控制器的第二 输出端。
更进一步地，采用置换修复功能电路对反熔丝存储器的错误存储位或 有缺陷存储位进行置换修复步骤具体包括：在主存储阵列上增加修复存储 阵列；所述修复存储阵列用于存储出错单元字线地址和置换修复数据；通 过所述修复存储阵列记录相应的错误地址和数据；并将置换修复配置信号 BOOT设为1，此时通过存储器片选信号CE、存储器输出控制使能信号OE、 存储器编程标志信号PGM切换到置换修复存储阵列，完成对错误地址和需 修复数据的编程。
更进一步地，所述修复存储阵列的位宽与所述主存储阵列的位宽相同。
更进一步地，所述置换修复功能电路包括编程和读写控制逻辑单元、 地址比较判断单元、控制逻辑产生单元、译码选通单元、错误地址信息选 取单元、置换自加载电路、置换修复存储阵列；所述译码选通单元的第一 输入端连接至所述编程和读写控制逻辑单元的第一输出端，所述译码选通 单元的第二输入端连接至所述控制逻辑产生单元的第一输出控制端，所述 译码选通单元的第一输出端用于与正常存储阵列连接，所述译码选通单元 的第二输出端与所述置换修复存储阵列连接；所述控制逻辑产生单元的输 入端连接至所述地址比较判断单元的输出端连接，所述地址比较判断单元 的第一输入端连接地址信号A，所述地址比较判断单元的第二输入端连接 至所述编程和读写控制逻辑单元的第二输出端，所述地址比较判断单元的 第三输入端连接至所述错误地址信息读取单元的输出端；所述错误地址信 息读取单元的输入端连接至所述错误地址信息存储单元的输出端；所述编 程和读写控制逻辑单元的输入端分别连接存储器片选信号CE、存储器输出 控制使能信号OE、存储器编程标志信号PGM、置换修复配置信号BOOT、 地址信号A和所述置换自加载电路的输出端，所述置换自加载电路的输入 端连接至所述初始配置信息存储单元。
更进一步地，在置换修复过程中，通过置换自加载电路实现对错误数 据的自动置换；所述置换自加载电路包括：PIDW接口、地址信息存储单元 的编程和读取环路、放大器、反相器、选择器和控制逻辑电路；所述控制 逻辑电路的第一输入端连接至所述PIDW的输出端，所述控制逻辑电路的 第二输入端连接所述地址信息存储单元的编程和读取环路，所述控制逻辑 电路的第三输入端连接至所述反相器的输出端，所述反相器的输入端用于 连接上电复位信号，所述控制逻辑电路根据输入端的信号输出使能信号置 换修复配置信号BOOT2；所述放大器的输入端连接至所述PIDW接口的输 出端，所述选择器的输入端连接至所述放大器的输出端；所述选择器的第 一输出端用于连接主存储阵列，所述选择器的第二输出端用于连接修复存 储阵列。
本发明实施例提供的提高大容量反熔丝存储器成品率的方法能够产生 下列技术效果：（1）本发明基于反熔丝存储器结构电路，采用硬件电路设 计结构方法，可有效提高大容量反熔丝存储器成品率。（2）采用本发明电 路结构进行错误存储位修复。根据置换修复功能电路规模，可以完成已生 产和编程测试过程中的错误存储位或有缺陷存储位进行置换修复，可以明 显提高成品率。（3）采用本发明结构应用电路，与采用冗余和纠错结构相 比，需要更小的存储空间，便于更大容量产品的研制应用。（4）采用本发 明结构应用电路，可以根据存储器成品率，灵活调整修复电路存储规模， 便于不同成品率要求产品的拓展应用。（5）采用本发明结构应用电路，可 以在传统基于冗余或纠错结构（如：采用三模冗余、EDAC校验等）的存 储器上快速应用。（6）本发明采用基于反熔丝存储单元的本身具有较高的 可靠性，并且在此基础上，采用错误地址信息的TMR判别机制，修复更加 可靠。
附图说明
图1本发明提供的修复方法开展流程图；
图2本发明基于的反熔丝存储单元结构示图；
图3本发明基于的反熔丝存储单元编程和读取环路示图；
图4本发明基于的反熔丝存储单元阵列示图；
图5本发明提供的置换修复功能电路结构示图；
图6本发明提供的置换自加载电路结构示图；
图7本发明提供的置换自加载电路应用时序示图；
图8本发明提供的地址信息存储单元的编程和读取环路（BLOCK1）；
图9本发明提供的错误地址信息存储采样电路（BLOCK2）。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图 及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体 实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的 本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可 以相互组合。
本发明提供了一种有效提高大容量反熔丝存储器成品率的方法，本发 明要解决的技术问题是通过该方法在电路中的应用，解决大容量反熔丝存 储缺陷数据。通过较小空间需求下，采用硬件电路有效提高大容量反熔丝 存储器的成品率。
图1示出了本发明实施例提供的修复方法开展流程图，该提高大容量 反熔丝存储器成品率的方法具体包括下述步骤：
（1）通过对反熔丝存储单元结构分析，确定单元编程和读取环路。首 先根据反熔丝存储单元结构，采用半导体工艺模拟以及器件模拟工具 （Technology Computer Aided Design，TCAD）进行反熔丝存储单元工艺建 模和校准，完成反熔丝存储单元编程前和编程后器件物理特性的仿真模拟。 在此基础上，根据反熔丝存储单元编程（发生栅氧击穿）时，对编程电压 的要求，构建相应的编程通路。同时结合存储单元存储应用，完成单元读 取应用通路的设计。通过Spectre和Hspice完成上述构建电路的仿真验证， 并完成单元编程和读取环路的确定。
（2）基于上述单元编程和读取环路，完成置换修复功能电路结构设计。 根据产品存储位宽和容量要求，完成反熔丝存储阵列的设计。由于置换修 复功能电路需要完成对上述存储阵列中存在存储缺陷的单元（行），进行置 换修复。所以这就要求，对于该置换修复在存储阵列构建时，必须拥有和 主存储阵列相同的位线宽度。并根据置换修复规模要求，控制字线的规模。 同时对于该置换修复阵列，同样采用反熔丝存储单元结构。所以在这里为 了节省空间开支，可以选择对单元编程和读取环路进行复用。
（3）通过对存储器成品率的预估，确定存储器置换修复功能电路规模。 由于采用置换修复是以牺牲芯片面积为代价来换取存储性能。而置换修复 的引入势必会导致芯片面积的增大，导致产品生产成本的上升。因此需要 根据存储器实际成品率情况，决定是否采用置换修复结构，以及可接受的 用于置换修复存储阵列的大小（即置换修复的规模）。其次，对于反熔丝存 储器，由于为一次可编程器件，单元编程后不可擦除，并且对于编程单元 是否失效，在没有进行单元编程的情况下，无法通过测试完成。所以对于 该类产品，初次设计时需要预估置换修复规模。对于存储器的成品率，可 以通过对产品进行抽样全片编程测试，根据失效产品数量的统计分析得出。 而对于修复电路规模，则需要对上述抽样编程样片的失效单元数量进行统 计分析，结合存储器设计容量大小和产品生产成本进行综合考虑。对于置 换修复规模，在初次产品设计时，可以根据经验进行预估设计，当已完成 产品流片测试后，则可以根据产品率实际统计结果，进行调整设计。
（4）构建置换修复功能电路系统应用架构，开展电路设计。同时，根 据置换修复的机理，对于置换修复功能电路主要由置换信息存储阵列、置 换修复逻辑控制电路和上电自加载三部分组成，对于上述结构模块需要进 行分步设计。对于置换信息存储阵列，主要用于存储失效或编程出错单元 的地址和存储信息，以及相应的配置逻辑信息。其次，通过置换修复逻辑 控制电路，进行置换控制数据的编程的读取控制，完成置换地址信息的判 别和错误存储数据置换修复操作。由于对于产品应用而言，用户只关注产 品的最终应用，即存储器数据的读取。所以在存储器置换应用后，用户在 芯片正常上电后，只需要按照正常操作控制存储器进行读取操作，不需要 进行其它操作。这就要求对于置换修复功能电路需要加入自加载电路，并 且相应的信息也需要通过编程操作存储到存储器中。当系统上电后，能自 主的加载相应的配置信息，完成工作模式的正常切换。
（5）根据电路功能需要，定义工作模式和修复机制控制逻辑和时序。 根据存储器功能需要，除了必须的读取和编程控制模式外，对于增加置换 修复机制的反熔丝存储器，由于采用相同的存储单元结构，并且对于该存 储空间的编程是在正常存储空间完成编程之后。所以需要增加额外的置换 修复与正常存储空间的切换和读写控制模式。并且在控制逻辑实现过程中， 需要考虑上电自加载的控制逻辑的实现。因此，对于该存储器需要至少包 括正常存储空间的编程和读取模式、置换空间的编程和读取模式，以及上 电自加载控制模式。在控制逻辑设计和时序定义过程中，需要保证在上述 模式控制下，可以分别完成正常存储空间和置换修复存储空间的编程和读 取。在存储器正常使用时，能够通过上电，自主加载置换修复开启功能。 由于该信息对于存储器中置换修复机制能否顺利开启极为重要，所以这里 采用三模冗余进行上电信息存储，以保证配置数据的可靠性。
（6）电路实施、生产、开展系统验证。对于存储电路正常应用时，首 先需要进行存储器编程、校验。然后根据编程效果，确定是否进行置换修 复操作。如果出现单元失效或编程出错，并且出错单元可以通过修复完成， 则开启修复电路，否则将该其定义为不合格产品。根据需要修复的数据大 小和修复规模，将上述单元的地址和存储信息，存储到对应的置换修复阵 列中，并进行编程数据校验读取操作。如果读取校验通过，则说明置换修 复数据编程完成。此时需要将上电自加载置换修复模式信息通过编程存储 到存储器指定位置。完成上述操作后，当存储器重新上电读取时，会自主 开启置换修复功能，错误数据也会自主被置换。
（7）根据存储器芯片成品率分析，对存储器修复电路规模进行重新评 估，并调整电路设计。对于成品率的分析可以参考步骤（3）操作。由于初 次设计时，对置换修复规模采用预估的方式。所以当完成芯片实际抽样全 片编程后，需要根据正常空间中编程错误或失效单元数据分析，重新评估 置换修复规模，并对置换存储阵列得新调整。在保证数据位宽不变的情况 下，对于上述置换应用电路，控制逻辑和应用环路不需要改变，只需要根 据置换修复规模调整对应的译码电路。
本发明实施例提供的提高大容量反熔丝存储器成品率的方法能够产生 下列技术效果：（1）本发明基于反熔丝存储器结构电路，采用硬件电路设 计结构方法，可有效提高大容量反熔丝存储器成品率。（2）采用本发明电 路结构进行错误存储位修复。根据置换修复功能电路规模，可以完成已生 产和编程测试过程中的错误存储位或有缺陷存储位进行置换修复，可以明 显提高成品率。（3）采用本发明结构应用电路，与采用冗余和纠错结构相 比，需要更小的存储空间，便于更大容量产品的研制应用。（4）采用本发 明结构应用电路，可以根据存储器成品率，灵活调整修复电路存储规模， 便于不同成品率要求产品的拓展应用。（5）采用本发明结构应用电路，可 以在传统基于冗余或纠错结构（如：采用三模冗余、EDAC校验等）的存 储器上快速应用。（6）本发明采用基于反熔丝存储单元的本身具有较高的 可靠性，并且在此基础上，采用错误地址信息的TMR判别机制，修复更加 可靠。
本发明实施例中，可以采用如下结构反熔丝存储单元，如图2所示， 该反熔丝存储单元由完整的MOS源极（S）、漏极(D)、栅极(G)和栅氧组成， 与普通MOS器件不同的是，其栅氧分为薄栅氧和厚栅氧两部分。利用将位 线BL接地电平，字线WL上加载6.5V左右的高压脉冲，在WL和BL产 生高压，击穿薄栅氧完成编程。编程前的单元呈关断状态，编程后的单元 呈导通状态。在读取时，通过在WL端加载读取电压，通过采样电路对BL 端电流或电压采样，完成单元存储信息的读取。
因此，对于上述结构的存储单元的编程和读取环路，图3示出了本发 明基于的反熔丝存储单元编程和读取环路；包括字线译码电路、位线译码 电路、位线选通电路、字线高压转换电路、读写切换控制逻辑、采样判断 电路、读写选通控制器（MUX）和MOS管M1；字线译码电路的输入端与 所述位线译码电路的输入端均用于连接地址信号A；字线高压转换电路的 输入端连接至所述字线译码电路的输出端，存储单元的输入端连接至字线 高压转换电路的第一输出端，位线选通电路的第一控制端连接至存储单元 的控制端，所述位线选通电路的输入端连接至所述位线译码电路的输出端， 读写选通控制器的控制端连接至位线选通电路的第二控制端，读写选通控 制器的输入端连接至字线高压转换电路的第二输出端和读写切换控制逻辑 电路的第一输出端；MOS管M1的栅极连接至读写切换控制逻辑电路的第 二输出端；读写切换控制逻辑电路的输入端用于接收存储器输出控制使能 信号OE、存储器片选信号CE、存储器编程标志信号PGM和单元编程加载 数据DIN；MOS管M1的源极接地，MOS管M1的漏极连接至所述读写选 通控制器的第一输出端，采样判断电路的输入端连接至读写选通控制器的 第二输出端，采样判断电路的输出端用于输出DOUT。对于存储单元由字 线（WL）和位线（BL）两个端口，通过WL端做为存储单元的选取和读、 写电压加载端，通过BL端完成存储信息的读写加载和输出端。地址信号（A） 用于存储阵列地址访问信号，用于完成存储阵列中单元字线译码和位线译 码。通过存储器片选信号（CE）、存储器输出控制使能（OE）、存储器编程 标志信号（PGM）和单元编程加载数据（DIN）共同产生用于控制芯片读 写电压加载控制信号（SW1）和用于单元编程状态控制信号（SW2）。
当存储单元需要编程时，SW1为高，此时字线译码电路选通时，通过 字线高压置换模块可以将编程电压加载到WL端。同时MUX会选通到编程 通路NMOS管M1通路。SW2为编程状态加载端，在SW1=1时，存储单 元是否编程的取决于DIN的状态。对于反熔丝存储单元默认情况下，存储 信息为0，编程后存储信息为1。所以当DIN=0时，存储单元不需要编程， NMOS管M1关闭，SW2＝0；当DIN=1时，存储单元需要编程，NMOS 管M1开启，SW2＝1。
当进行单元读取操作时，SW1=0，WL加载电压为正常读取电压，MUX 会选通到采样判断电路通路，通过对BLS端信息采样和判断，完成单元存 储信息的判别，并通过输出端（DOUT）进行输出。
同时，根据单元读写切换控制逻辑完成读取通路的选通，此时编程通 路关断，读取通路打开，通过采样判断电路完成对存储信息的采样和判别， 并最终放大输出。
基于上述单元读写环路要求，可以完成存储阵列的拓展。图4示出了 本发明基于的反熔丝存储单元阵列结构；其中WL0～WL3这字线译码输 出；Y0～Y3为位线选通信号，用以完成对BL0～BL3的选通操作；VB 为通路开头控制，用于存储阵列拓展时，阵列单元块的选通；SA为采样判 断电路。
存储单元能否编程，以及单元编程效果对单元存储信息都会造成影响， 此时对于整个存储器而言，该存储单元被视为错误单元或有缺陷的单元， 如果不能对其进行修复，则整个存储器就会被认为是不合格产品。
由于上述单元存储缺陷或错误出现在存储单元编程或读取时，所以在 反熔丝PROM存储器产品生产后，无法通过筛选完成。为了提升该类存储 器的成品率，本发明提出以下置换修复结构电路。可以有效降低上述单元 存储缺陷或错误的出现。
对于本发明提出的通过置换修复提高大容量反熔丝PROM存储器成品 率的方法，如图5示出了该方法对应的置换修复功能电路结构。对于该置 换修复功能电路结构主要编程和读写控制逻辑单元、地址比较判断单元、 控制逻辑产生单元、译码选通单元、错误地址信息选取单元、置换自加载 电路、置换修复存储阵列；译码选通单元的第一输入端连接至编程和读写 控制逻辑单元的第一输出端，译码选通单元的第二输入端连接至控制逻辑 产生单元的第一输出控制端，译码选通单元的第一输出端用于与正常存储 阵列连接，译码选通单元的第二输出端与置换修复存储阵列连接；控制逻 辑产生单元的输入端连接至地址比较判断单元的输出端连接，地址比较判 断单元的第一输入端连接地址信号A，地址比较判断单元的第二输入端连 接至所述编程和读写控制逻辑单元的第二输出端，所述地址比较判断单元 的第三输入端连接至错误地址信息读取单元的输出端；错误地址信息读取 单元的输入端连接至错误地址信息存储单元的输出端；编程和读写控制逻 辑单元的输入端分别连接存储器片选信号CE、存储器输出控制使能信号 OE、存储器编程标志信号PGM、置换修复配置信号BOOT、地址信号A 和置换自加载电路的输出端，置换自加载电路的输入端连接至初始配置信 息存储单元。
对于存储器阵列主要用于存储置换修复所需要的数据，包括需要修复 的编程错误单元或失效单元的地址和存储数据，以及置换自加载配置数据。 由于该存储阵列与正常存储阵列具有相同的数据位宽，所以可以复用读写 控制电路，进行存储单元的编程和读取。对于译码选通电路主要用于不同 模式下（包括正常存储阵列的编程和读取模式，置换存储阵列的编程和读 取模式等），对存储阵列空间的读写访问切换。对于控制逻辑电路用于实现 正常存储空间和冗余存储空间的切换、电路读取和编程模式切换、自加载 逻辑控制、地址判别（Add Detector），以及其它用于电路逻辑实现的控制 逻辑生成。
在正常编程过程中，通过存储控制信号CE、OE、PGM和置换修复配 置信号BOOT的组合逻辑，完成对正常存储阵列的编程的读取控制。此时 置换修复配置信号BOOT=0，地址比较判断模块不工作，译码选通模块会 根据正常地址A译码，完成对正常存储阵列单元的访问，从而完成正常存 储阵列的编程和读取操作。
当完成上述操作后，通过外部设备完成对存储器进行数据校验，如果 出现错误存储信息位，则需要进行置换修复操作。首先将相应的错误地址 和数据记录下来，然后将置换修复配置信号BOOT设为1，将编程和读取 操作切换到置换修复存储阵列，此时通过CE、OE、PGM对读取和编程模 式的控制，可以将错误地址和需修复数据的编程到置换修复存储阵列中。
由于在存储器正常读取应用过程中，需要存储器内部自动完成对错误 数据的置换操作。因此在电路中增加置换自加载电路。在系统上电的同时， 完成对错误地址信息的自动载入。并开启内部地址比较判断电路模块。根 据正常输入地址和错误地址信息的比较，完成译码选通控制逻辑信号的产 生。从而自主的完成错误信息的修复操作。
图6示出了本发明提供的置换自加载电路结构。该电路结构主要由置 换修复配置信号BOOT反熔丝控制信号生成模块和自加载逻辑电路生成模 块两部分组成。对于置换修复配置信号BOOT反熔丝制信号生成模块用于 自加载配置信息的存储和读取，在电路实现方面，主要由地址信息存储单 元的编程和读取环路（BLOCK1）和错误地址信息存储采样电路（BLOCK2） 组成。对于置换自加载逻辑电路生成模块用于实现存储器上电后，置换配 置信息自加载控制逻辑生成。
置换自加载电路控制逻辑生成主要由上电复位信号（VDDONB）、置换 修复配置信号BOOT反熔丝控制信号和置换修复配置信号BOOT的控制逻 辑组合而成。具体实现电路如下图所示。为了方便对于置换修复功能电路 的读写控制，在这里将置换修复配置信号BOOT控制信号设置为芯片测试 管脚，并将该管脚设置为输入下拉类型（PIDW：Input PAD with pull down 是输入端口的一种类型）。默认条件下，置换修复配置信号BOOT＝0，此 时选择正常存储阵列，即存储器主存储阵列（main memory）;当需要对置 换修复阵列进行编程校验时，通过外部加载控制信号，将置换修复配置信 号BOOT置为1。在该操作过程中，由于置换修复配置信号BOOT1反熔 丝单元未编程，所以AddDetector控制器逻辑电路不会工作。当且仅当熔丝 单元完成编程后，系统自动上电后，置换修复配置信号BOOT2才会有效（高 电平时有效）。
上述电路应用时序如图7所示；VDD为系统电源上电信号，VDDONB 为上电复位信号，VDD_ON为上电完成标志信号，置换修复配置信号BOOT 为PIDW输出，置换修复配置信号BOOT1为反熔丝单元编程后逻辑输出， 置换修复配置信号BOOT2为AddDetector控制器逻辑电路正常工作时输出 信号。
对于错误地址的读取，由于该信息的存储在置换修复存储阵列中，对 于错误信息的编程的读取时，与正常数据共用读取电路。但是在自主修复 时，则不能占用读取电路。因此在设计过程中，需要对该存储单元进行读 取选通处理，为了保证地址信息的可靠性，对于该地址采用存储冗余，并 能过内部硬件逻辑完成对错误地址信息的读取。
基于上述要求，在设计过程中，根据存储单元编程和读取环路要求， 对地址信息存储单元的编程和读取环路（BLOCK1）设计如下图所示。BLS0 为错误地址存储单元位线选通后的输出。当需要编程时，通过编程控制逻 辑，控制NM1和PM1，开启PGM编程环路，完成对存储单元的编程。在 数据校验时，PGM环路(PGM loop)不工作，READ环路(READ loop)有 效，通过开启传输门tran1，将BLS0和BLS0_to_SA组成的通路，将单元 信号变化送到采样判断电路(SA)，完成编程数据的校验操作。当完成错误 地址信息编程校验后，通过控制逻辑，开启传输门tran2，将BLS0和 BLS0_to_AddDetector组成的通路，将存储信息传递给错误地址信息存储采 样电路（BLOCK2）
图8示出了本发明提供的地址信息存储单元的编程和读取环路 （BLOCK1）。由于该存储单元也采用反熔丝存储单元，所以对应的编程和 读写控制操作与主存储单元操作相同。区别在于在读取控制逻辑中，需要 置换修复配置信号BOOT2参与读取控制选通。当置换修复配置信号BOOT2 为0时，通过控制逻辑，打开传输门（tran1）,将相应的读取通路切换到编 程校验通路(BLS0_to_SA);当置换修复配置信号BOOT2为1时，通过控制 逻辑，打开传输门（tran2）,将相应的读取通路切换到错误地址信息存储采 样电路（BLOCK2）对应的通路(即BLS0_to_AddDetector)。
图9示出了本发明提供的错误地址信息存储采样电路（BLOCK2）.对 于错误地址信息存储采样电路（BLOCK2），主要完成对错误信息数据地读 取。为了提高地址信息的可靠性，以这里采用三模冗余（TMR）机制，即 三个BLOCK1模块的输出BLS0_to_AddDetector、BLS1_to_AddDetector和 BLS2_to_AddDetector的信息，经过线与逻辑共同决定错误地址存储信息 Add_Err。然后通过锁存器(latch)完成错误地址信息的锁存，并最终将 Add_Err_RE的信息传递给置换修复配置信号BOOT1，并通过控制逻辑开 启地址比较器（AddDectector），从而完成置换修复的上电自加载控制操作。
由于本发明的修复能力依赖于置换修复存储阵列的规模。所以需要 对存储器成品率进行综合考虑后，进行调整应用。根据修复电路规模，可 以完成已生产和编程测试过程中的错误存储位或有缺陷存储位进行置换修 复，可以明显提高成品率。
同时相比于同容量采用冗余和纠错结构的存储器，采用本发明结构， 需要更小的存储空间，便于更大容量产品的研制应用。并且可以根据存储 器成品率，灵活调整修复电路存储规模，便于不同成品率要求产品的拓展 应用。而且可以在传统基于冗余或纠错结构（如：采用三模冗余、EDAC 校验等）的存储器上快速应用。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已， 并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等 同替换和改进等，均应包含在本发明的保护范围之内。