切换式接口堆叠裸片存储器架构相关申请案交叉参考
本专利申请案主张于2008年10月30日提出申请的第12/261,963号美国申请案的
优先权权益，所述申请案以引用方式并入本文中。
技术领域
本文中所揭示的各种实施例涉及与半导体存储器相关联的设备、系统及方法，其包
含切换式接口堆叠裸片存储器架构。
背景技术
微处理器技术以比半导体存储器技术快的速率演进。因此，通常在现代主机处理器
与所述处理器与其配对以接收指令及数据的半导体存储器子系统之间存在性能不匹配。
举例来说，据估计，一些高端服务器闲置四个时钟中的三个时钟来等待响应于存储器请
求。
另外，软件应用及操作系统技术的演进随着处理器核心及线程数目不断增加而增加
了对较高密度存储器子系统的要求。然而，当前技术的存储器子系统通常在性能与密度
之间表现折衷。较高带宽可限制可连接于系统中的存储器卡或存储器模块的数目不超过
JEDEC电气技术规范。
虽然曾提出扩展JEDEC接口但通常可发现关于未来所预测的存储器带宽及密度的
不足。缺点包含存储器功率优化的不足及主机处理器与存储器子系统之间的接口的唯一
性。后一缺点可导致当处理器及/或存储器技术改变时需要重新设计接口。
发明内容
附图说明
图1是根据本发明的各种实例性实施例的存储器系统的框图。
图2是根据各种实例性实施例的与逻辑裸片堆叠在一起的堆叠式裸片3D存储器阵
列的剖切概念性视图。
图3及图4是展示根据各种实例性实施例的与实例性包相关联的字段的包图。
图5是根据各种实例性实施例的存储器库控制器及相关联模块的框图。
图5A是根据各种实例性实施例的存储器库控制器的存储器库修复逻辑组件的框
图。
图6A及图6B是图解说明根据各种实例性实施例的方法的流程图。
图7A及图7B是图解说明根据各种实例性实施例的方法的流程图。
图8是图解说明根据各种实例性实施例的方法的流程图。
图9是图解说明根据各种实例性实施例的方法的流程图。
具体实施方式
图1是根据本发明的各种实例性实施例的存储器系统100的框图。一个或一个以上
实施例操作以在一个或一个以上发端装置(例如，一个或一个以上处理器)与堆叠式阵
列存储器“库”集合之间大致同时传送多个命令、地址及/或数据出站流。可产生增加的
存储器系统密度、带宽、并行性及可缩放性。
本文中的多裸片存储器阵列实施例聚集在先前设计中通常位于每一个别存储器阵
列裸片上的控制逻辑。本文中称为“存储器库”的堆叠式裸片群组的子区段分用共用控
制逻辑。所述存储器库架构策略性地分割存储器控制逻辑以在提供较精细粒度的通电存
储器组时增加能量效率。本文中的实施例还实现标准化的主机处理器/存储器系统接口。
所述标准化接口可减少因存储器技术演进所致重新设计周期时间。
图2是根据各种实例性实施例的与逻辑裸片202堆叠在一起的堆叠式裸片3D存储
器阵列200的剖切概念性视图。存储器系统100并入有一个或一个以上平铺存储器阵列
堆叠，例如，堆叠式裸片3D存储器阵列200。多个存储器阵列(例如，存储器阵列203)
制造于多个堆叠裸片(例如，堆叠裸片204)中的每一者上。
所述堆叠裸片中的每一者逻辑上划分成多个“瓦片”(例如，与堆叠裸片204相关
联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以
上存储器阵列203。在一些实施例中，每一存储器阵列203可在存储器系统100中配置
为一个或一个以上独立存储器组。存储器阵列203并不限于任一特定存储器技术且可包
含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。
堆叠式存储器阵列瓦片集合208可包含来自堆叠裸片中的每一者的单个瓦片(例如，
瓦片212B、212C及212D，其中图1中看不出基底瓦片)。功率、地址及/或数据以及
类似共用信号可沿“Z”维度220在本文中称为“贯穿晶片互连件”(TWI)的导电路
径(例如，导电路径224)上穿越堆叠式瓦片集合208。因此，将堆叠式裸片3D存储器
阵列200分割成存储器“库”集合(例如，存储器库230)。每一存储器库包含堆叠式
瓦片集合，一个瓦片来自多个堆叠裸片中的每一者。所述库的每一瓦片包含一个或一个
以上存储器阵列(例如，存储器阵列240)。
图1中展示所得存储器库集合102。此处所描述的控制、切换及通信逻辑制造于逻
辑裸片202上。存储器系统100包含多个存储器库控制器(MVC)104(例如，MVC 106)。
每一MVC以一对一关系以通信方式耦合到对应存储器库(例如，存储器库110)。因
此，每一MVC能够独立于其它MVC与其相应存储器库之间的通信与对应存储器库通
信。
在一些实施例中，存储器库110可经配置以使得用于形成存储器库110的个别裸片
上的相连有缺陷存储器单元区域在裸片之间并不逐地址重叠。存储器库110还可与备用
存储器阵列裸片配置在一起。备用裸片上的相连操作存储器单元区域可位于与一个或一
个以上其它存储器阵列裸片上的用于形成库110的相连操作存储器单元区域共用的开始
存储器地址处，所述开始存储器地址包含组地址、行地址或列地址中的至少一者。此配
置可因仅需要将存储器请求地址部分地解码而促进快速存储器请求重定向。与存储器阵
列裸片中的每一者相关联的有缺陷存储器单元的坏块映射图可形成于与堆叠式存储器
阵列裸片204堆叠在一起的共用逻辑裸片202上。
存储器系统100还包含多个可配置经串行化通信链路接口(SCLI)112。SCLI 112
划分成出站SCLI群组113(例如，出站SCLI 114)及入站SCLI群组115。多个SCLI 112
中的每一者能够与其它SCLI 112同时操作。同时，SCLI 112将多个MVC 104以通信方
式耦合到一个或一个以上主机处理器114。存储器系统100将高度抽象的多链路高通量
接口呈现给主机处理器114。
存储器系统100还可包含矩阵开关116。矩阵开关116以通信方式耦合到多个SCLI
112且耦合到多个MVC 104。矩阵开关116能够将每一SCLI交叉连接到选定MVC。因
此，主机处理器114可跨越多个SCLI 112以大致同时方式存取多个存储器库102。此架
构可提供现代处理器技术(包含多核技术)所需的处理器到存储器带宽。
存储器系统100还可包含耦合到矩阵开关116的存储器构造控制寄存器117。存储
器构造控制寄存器117接收来自配置源的存储器构造配置参数且将存储器系统100的一
个或一个以上组件配置成根据可选择模式操作。举例来说，矩阵开关116以及多个存储
器库102及多个MVC 104中的每一者通常可经配置以响应于单独的存储器请求而彼此
独立地操作。此配置可由于SCLI 112与存储器库102之间的并行性而增强存储器系统
带宽。
另一选择为，存储器系统100可经重新配置经由存储器构造控制寄存器117以致使
多个存储器库102中的两者或两者以上的子集及对应MVC子集响应于单个请求而同步
操作。后一配置可用于存取比普通宽的数据字以降低等待时间，如下文进一步描述。可
通过将选定位模式加载到存储器构造控制寄存器117中来实现其它配置。
图3及图4是展示根据各种实例性实施例分别与实例性包300及400相关联的字段
的包图。结合图3及图4转到图1，存储器系统100还可包含耦合到矩阵开关116的多
个包解码器118(例如，包解码器120)。主机处理器114组装在一些实施例中可在结
构上类似于实例性包300或实例性包400的出站包122。即，出站包122可含有命令字
段310、地址字段320及/或数据字段410。然后，主机处理器114跨越出站SCLI(例如，
出站SCLI 114)以下文进一步阐释的方式将出站包122发送到包解码器120。
出站SCLI 114可包含多个出站差分对串行路径(DPSP)128。DPSP 128以通信方
式耦合到主机处理器114且可集体地输送出站包122。即，多个出站DPSP 128中的每一
DPSP可以第一数据速率输送出站包122的第一数据速率出站子包部分。
出站SCLI 114还可包含耦合到多个出站DPSP 128的解串行化器130。解串行化器
130将出站包122中的每一第一数据速率出站子包部分转换为多个第二数据速率出站子
包。跨越第一多个出站单端数据路径(SEDP)134以第二数据速率发送多个第二数据速
率出站子包。第二数据速率比第一数据速率慢。
出站SCLI 114还可包含以通信方式耦合到解串行化器130的多路分用器138。多路
分用器138将多个第二数据速率出站子包中的每一者转换为多个第三数据速率出站子
包。跨越第二多个出站SEDP 142以第三数据速率将多个第三数据速率出站子包发送到
包解码器120。第三数据速率比第二数据速率慢。
包解码器接收出站包122且提取命令字段310(例如，实例性包300的命令字段)、
地址字段320(例如，实例性包300的地址字段)及/或数据字段(例如，实例性包400
的数据字段)。在一些实施例中，包解码器120将地址字段320解码以确定对应存储器
库选择信号集合。包解码器120在接口146上将存储器库选择信号集合呈现给矩阵开关
116。库选择信号致使将输入数据路径148切换到对应于出站包122的MVC 106。
现在转到对入站数据路径的论述，存储器系统100可包含耦合到矩阵开关116的多
个包编码器154(例如，包编码器158)。包编码器158可经由矩阵开关116从多个MVC
104中的一者接收入站存储器命令、入站存储器地址及/或入站存储器数据。包编码器158
将入站存储器命令、地址及/或数据编码成入站包160以用于跨越入站SCLI 164传输到
主机处理器114。
在一些实施例中，包编码器158可将入站包160切分成多个第三数据速率入站子包。
包编码器158可跨越第一多个入站单端型数据路径(SEDP)166以第三数据速率发送多
个第三数据速率入站子包。存储器系统100还可包含以通信方式耦合到包编码器158的
多路复用器168。多路复用器168可将第三数据速率入站子包的多个子集中的每一者多
路复用成第二数据速率入站子包。多路复用器168跨越第二多个入站SEDP 170以比第
三数据速率快的第二数据速率发送第二数据速率的入站子包。
存储器系统100可进一步包含以通信方式耦合到多路复用器168的串行化器172。
串行化器172将第二数据速率入站子包的多个子集中的每一者聚集成第一数据速率入站
子包。跨越多个入站差分对串行路径(DPSP)174以比第二数据速率快的第一数据速率
将第一数据速率入站子包发送到主机处理器114。因此，经由矩阵开关116跨越SCLI 112
在主机处理器114与MVC 104之间往复地传送命令、地址及数据信息。
图5是根据各种实例性实施例的MVC(例如，MVC 106)及相关联模块的框图。
MVC 106可包含可编程库控制逻辑(PVCL)组件(例如，PVCL 510)。PVCL 510将
MVC 106介接到对应存储器库(例如，存储器库110)。PVCL 510产生与对应存储器
库110相关联的一个或一个以上组控制信号及/或计时信号。
PVCL 510可经配置以使MVC 106适于选定配置或选定技术的存储器库110。因此，
举例来说，存储器系统100最初可经配置使用当前可用的DDR2 DRAM。随后，存储器
系统100可经调适以通过重新配置PVCL 510以包含DDR3组控制及计时逻辑而适应基
于DDR3的存储器库技术。
MVC 106还可包含以通信方式耦合到PVCL 510的存储器定序器514。存储器定序
器514基于用于实施相关联存储器库110的技术而执行存储器技术相依操作集合。举例
来说，存储器定序器514可执行与对应存储器库110相关联的命令解码操作、存储器地
址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作及/
或存储器库预取操作。在一些实施例中，存储器定序器514可包括DRAM定序器。在
一些实施例中，存储器刷新操作可源于刷新控制器515中。
存储器定序器514可经配置以使存储器系统100适于选定配置或技术的存储器库
110。举例来说，存储器定序器514可经配置以与同存储器系统100相关联的其它存储
器定序器同步操作。此配置可用于响应于单个高速缓冲存储器线请求而将宽数据字从多
个存储器库递送到与主机处理器114相关联的高速缓冲存储器线(未展示)。
MVC 106可包含写入缓冲器516。写入缓冲器516可耦合到PVCL 510以缓冲从主
机处理器114到达MVC 106的数据。MVC 106可进一步包含读取缓冲器517。读取缓
冲器517可耦合到PVCL 510以缓冲从对应存储器库110到达MVC 106的数据。
MVC 106还可包含无序请求队列518。无序请求队列518确立有序序列的对包含于
存储器库110中的多个存储器组的读取及/或写入操作。选取有序序列以避免对任一单个
存储器组的序列操作(例如)以减少组冲突且降低读取到写入周转时间。
MVC 106可进一步包含存储器库修复逻辑(MVRL)组件524。MVRL 524可耦合
到存储器库110以使用阵列修复逻辑526来执行有缺陷存储器阵列地址重映射操作。
MVRL 524还可使用TWI修复逻辑528来执行与存储器库110相关联的TWI修复操作。
图5A是根据各种实例性实施例的MVRL 524的框图。MVRL 524重映射参考有缺
陷存储器单元的存储器请求。重映射对有缺陷单元的存储器请求以参考位于与存储器库
110相关联的裸片上(例如，在图2的堆叠裸片204上)及/或位于图2的逻辑裸片202
上的冗余单元或单元阵列(例如，图5的备用阵列527)。
在一些实施例中，MVRL 524可根据可变等待时间解码方案而操作。MVRL 524可
在路径542上接收包含所请求存储器地址540的存储器请求。MVRL 524可将所述存储
器请求发送到修复地址逻辑544以确定所请求存储器地址540是否参考有缺陷存储器位
置。如果确定所请求存储器地址540确实参考有缺陷存储器位置，那么可使用参考备用
存储器阵列的经修改存储器请求代替所述所请求存储器地址。
在一些实施例中，MVRL 524还可在不等待确定所请求存储器地址540是否参考有
缺陷存储器位置的情况下将所请求存储器地址540发送到存储器地址解码器546。在正
进行修复地址评估时，地址解码器546可开始将所请求地址540解码。在所述修复地址
评估确定所请求地址540是否参考健康存储器单元时，地址解码器可在将所请求地址540
解码方面已取得进展。因此，在其中所请求存储器地址540参考健康存储器位置的情况
下，可减少等待时间。由于参考有缺陷存储器位置的存储器请求的数目可能小于参考健
康存储器位置的存储器请求的数目，因此可减少平均等待时间。
MVRL 524可包含耦合到路径542的地址总线门控逻辑550。地址总线门控逻辑550
将所请求存储器地址540传递到耦合到地址总线门控逻辑550的存储器地址解码器546
及/或部分地址解码器554。部分地址解码器554将所请求的存储器地址540部分地解码。
修复解码评估模块556可耦合到部分地址解码器554。修复解码评估模块556估计与确
定所请求存储器地址540是否参考有缺陷存储器位置相关联且如果参考有缺陷存储器位
置那么与执行对所述修复地址的查找相关联的等待时间。
MVRL 524还可包含耦合到修复解码评估模块556的可变等待时间决策模块
(VLDM)560。如果所估计等待时间大于选定量，那么VLDM 560致使地址总线门控
逻辑550将包含所请求存储器地址540的存储器请求传递到存储器地址解码器546。因
此，部分地址解码器554、修复解码评估模块556及VLDM 560形成反馈环路。反馈环
路操作以在知晓所请求存储器地址540是否参考健康存储器位置之前确定是否将所请求
存储器地址540发射到存储器地址解码器546(“早期发射”)。
如果针对特定所请求存储器地址540可快速确定大的等待时间可能与修复地址查找
过程相关联，那么早期发射可为特别有效的策略。如果发现所请求存储器地址540参考
健康存储器位置，那么存储器地址解码过程将在正执行修复地址评估及查找操作的同时
前进。
MVRL 524还可包含耦合到部分地址解码器554的坏块逻辑564。在一些实施例中，
坏块逻辑564从数个可用方案中选择一适当修复地址查找方案。可基于特定裸片或组中
的坏块的数目选择修复地址查找方案。还可基于由结合坏块逻辑564操作的部分地址解
码器554确定的所请求存储器地址540定址的坏块中的存储器字的数目选择修复地址查
找方案。
因此，MVRL 524可包含以通信方式耦合到坏块逻辑564的一个或一个以上修复地
址查找表(例如，实例性修复地址查找表568A、568B及568C)。选定修复地址查找表
568A、568B或568C将所请求存储器地址540翻译为修复地址。修复地址查找表568A、
568B、568C可包含直接映射表、完全相关联标签随机存取存储器(RAM)及/或集合相
关联标签RAM。
在一些实施例中，修复地址查找表568A、568B或568C可将地址偏移存储为修复
地址。可将与有缺陷存储器位置的整个块相关联的地址映射到修复地址的块，所述修复
地址的块以指向修复存储器阵列的开始的基底地址开始。在一些实施例中，算术/逻辑单
元(ALU)572可使用地址偏移来计算修复地址。
修复地址查找表568A、568B、568C将修复地址发送到存储器地址解码器546。然
而，可已在确定所请求存储器地址540是否参考有缺陷存储器位置之前的较早时间处将
所请求存储器地址540传递到存储器地址解码器546。在后一情况下，不应允许继续将
所请求存储器地址540解码。
坏块逻辑564可耦合到存储器地址解码器546的地址选择器组件576。如果确定所
请求存储器地址参考有缺陷存储器单元，那么地址选择器组件576拒绝经部分解码的所
请求存储器地址且起始对修复地址的解码。否则，地址选择器576允许完成对所请求存
储器地址540的解码。存储器地址解码器546适当地将所请求存储器地址540或修复地
址解码成存储器裸片识别符、存储器组识别符、行地址及/或列地址且将这些地址组件发
送到存储器库110以存取对应存储器位置。修复地址可参考位于备用存储器裸片580上
的备用存储器阵列中的存储器单元。备用存储器裸片580可与其它存储器阵列裸片堆叠
在一起作为存储器库110的修复组件。另一选择为，修复地址可参考制造于与MVRL 524
共用的逻辑裸片上的备用存储器阵列(例如，图5的备用存储器阵列527)。可以SRAM、
DRAM或任一其它半导体存储器技术制造备用存储器阵列。
可以包含硬件、软件、固件或其组合的实施例的若干方式实施先前所描述的组件中
的任一者。注意，在此上下文中“软件”是指法定软件结构且不仅仅是指软件列表。
因此，在本文中存储器系统100；存储器阵列200、203、240、527；裸片202、204；
瓦片205A、205B、205C、208、212B、212C、212D；“Z”维度220；路径224、148、
542；存储器库230、102、110；MVC 104、106；SCLI 112、113、114、115、164；处
理器114；矩阵开关116；寄存器117；包300、400、122、160；包解码器118、120；
字段310、320、410；DPSP 128、174；解串行化器130；SEDP 134、142、166、170；
多路分用器138；接口146；包编码器154、158；多路复用器168；串行化器172；PVCL
510；存储器定序器514；刷新控制器515；缓冲器516、517；无序请求队列518、MVRL
524；阵列修复逻辑526；TWI修复逻辑528；存储器地址540；修复地址逻辑544；存
储器地址解码器546；地址总线门控逻辑550；部分地址解码器554；修复解码评估模块
556；VLDM 560；坏块逻辑564；修复地址查找表568A、568B、568C；ALU 572；地
址选择器576；及备用存储器裸片580可全部表征为“模块”。
所述模块可包含存储器系统100的架构所期望且适合于各种实施例的特定实施方案
的硬件电路、光学组件、单处理器电路或多处理器电路、存储器电路、软件程序模块及
对象(但并非软件列表)、固件及其组合。
各种实施例的设备及系统可在除高密度多链路高通量的具有MVRL 524包含在内的
半导体存储器子系统以外的应用中有用。因此，本发明的各种实施例并不受此限制。对
存储器系统100及MVRL 524的图解说明意欲提供对各种实施例的结构的一般理解。所
述图解说明并非意欲用作对可利用本文中所描述结构的设备及系统的所有元件及特征
的完全描述。
各种实施例的新颖设备及系统可包括用于计算机、通信及信号处理电路、单处理器
模块或多处理器模块、单个嵌入式处理器或多个嵌入式处理器、多核处理器、数据开关
及包含多层多芯片模块的专用模块中的电子电路或并入到其中。此类设备及系统可作为
子组件进一步包含于各种电子系统内，例如电视、蜂窝式电话、个人计算机(例如，膝
上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作台、无线电、视频
播放器、音频播放器(例如，MP3(动画专家组，音频层3)播放器)、车辆、医疗装
置(例如，心脏监测器、血压监测器等)、机顶盒及其它装置。一些实施例可包含若干
种方法。
图6A及图6B是图解说明根据各种实例性实施例的方法600的流程图。方法600
包含在一个或一个以上发端装置(例如，图1的处理器114)与多个存储器库(例如，
图1的存储器库102)之间大致同时传送多个命令、地址及/或数据出站流。可包化所述
流且跨越多个出站SCLI(例如，图1的出站SCLI 113)将其从发端装置输送到包解码
器(例如，图1的包解码器118)集合。然后，可将命令、地址及数据流切换到对应MVC
(例如，MVC 104)以用于执行及/或写入到所述存储器库或从所述存储器库读取。
方法600可在框606处开始以在发端装置处将出站包切分成第一数据速率子包部分
集合。在一些实施例中，所述发端装置可包含一个或一个以上处理器。在一些实施例中，
所述发端装置可包含具有直接存储器存取(DMA)能力的类别的装置，例如，图形控制
器。所述包可携载待写入到一个或一个以上存储器子系统位置的一个或一个以上出站存
储器子系统命令、地址或数据字段。
方法600可在框610处继续以将所述第一数据速率子包中的每一者从发端装置(例
如，从选定处理器)发送到解串行化器(例如，图1的解串行化器130)。可跨越对应
于选定出站SCLI(例如，图1的出站SCLI 114)的多个DPSP(例如，图1的DPSP 128)
以第一数据速率发送所述第一数据速率子包。方法600在框612处还可包含在所述解串
行化器处将所述第一数据速率子包中的每一者切分成多个第二数据速率子包。
方法600可在框614处进一步包含以比第一数据速率慢的第二数据速率将所述第二
数据速率子包中的每一者从解串行化器发送到多路分用器(例如，图1的多路分用器
138)。在所述多路分用器处，可如框616处所绘示将第二数据速率子包中的每一者切
分成第三数据速率子包集合。方法600还可在框618处包含以比第二数据速率慢的第三
数据速率将第三数据速率子包发送到包解码器。
方法600可在框622处继续以在包解码器处从选定SCLI接收第三数据速率子包。
方法600可在框626处包含将所述第三数据速率子包集合组装成出站包。方法600还可
在框628处包含从所述包提取出站命令、出站地址或出站数据中的至少一者。
方法600还可在框632处包含将出站命令、地址或数据呈现给矩阵开关。方法600
可在框636处进一步包含在矩阵开关处同时切换与每一流相关联的出站命令、地址及/
或数据。将与每一流相关联的出站命令、地址及/或数据切换到与对应存储器库(例如，
图1的存储器库110)相关联的目的地MVC(例如，图1的MVC 106)。
方法600可在框640处继续以在MVC的写入缓冲器组件(例如，图1的写入缓冲
器516)处缓冲出站命令、地址及/或数据。方法600可在框644处包含将出站命令、数
据及/或数据呈现给存储器定序器(例如，图1的存储器定序器514)以供处理。
在一些实施例中，方法600可在框645处视情况包含确定存储器子系统是否已配置
成以同步并行模式操作。如果是，那么方法600可在框646处包含响应于单个存储器请
求而操作同步存储器库子集。此操作可用于通过同步传送宽度为单个存储器库字长度倍
数的宽数据字来降低存取等待时间。所得宽数据字宽度对应于同步库子集中的存储器库
的数目。
方法600可在框648处视情况包含在存储器定序器的无序请求队列组件(例如，图
5的无序请求队列518)处排序与对应存储器库相关联的多个存储器组的读取及/或写入
操作。所述排序可操作以避免多次顺序读取任一单个存储器组及/或写入到任一单个存储
器组且可借此减少组冲突并降低读取到写入周转时间。
方法600可在框650处结束以执行用于将出站数据写入到对应存储器库的数据写入
操作、用于从对应存储器库读取数据的数据读取操作、及/或存储器库内务处理操作。可
独立于与耦合到其它存储器库的其它MVC相关联的同时操作执行数据写入操作、数据
读取操作及/或内务处理操作。
图7A及图7B是图解说明根据各种实例性实施例的方法700的流程图。方法700
包含在多个存储器库(例如，图1的存储器库102)与一个或一个以上目的地装置(例
如，图1的处理器114)之间大致同时传送多个包化命令、地址及/或数据入站流。可通
过与存储器库(例如，图1的MVC 104)相关联的MVC集合从存储器库读取命令、地
址及/或数据流，及/或所述命令、地址及/或数据流可源于MVC处。可通过矩阵开关(例
如，图1的矩阵开关116)将所述流切换到包编码器(例如，图1的包编码器154)集
合。然后，可包化所述流且跨越多个入站SCLI(例如，图1的入站SCLI 115)将其输
送到目的地装置。
方法700可在框706处开始以在对应于选定存储器库(例如，图1的存储器库110)
的MVC(例如，图1的MVC 106)处从处理器接收读取命令。注意，在一些实施例中，
处理器及目的地装置可是同一装置；然而，此实施例不必如此。方法700可在框710处
继续以使用与MVC相关联的存储器定序器(例如，图1的存储器定序器514)从与存
储器库相关联的选定存储器组存取入站数据字。方法700可在框714处包含将入站数据
字呈现给矩阵开关。
方法700还可在框718处包含使用矩阵开关将入站数据字切换到与选定SCLI(例
如，入站SCLI 164)相关联的包编码器(例如，图1的包编码器158)。方法700可在
框722处进一步包含使用包编码器将入站数据字包化成入站包。
方法700可在框726处继续以将入站包切分成多个第三数据速率入站子包。方法700
可在框734处包含以第三数据速率将所述多个第三数据速率入站子包发送到多路复用器
(例如，图1的多路复用器168)。方法700还可在框738处包含使用多路复用器将第
三数据速率入站子包的多个子集中的每一者多路复用成第二数据速率入站子包。方法
700可在框742处进一步包含以第二数据速率将所述第二数据速率入站子包发送到串行
化器(例如，图1的串行化器172)。
方法700可在框746处继续以使用串行化器将第二数据速率入站子包的多个子集中
的每一者聚集成第一数据速率入站子包。方法700可在框754处包含将所述第一数据速
率入站子包呈现给目的地装置。方法700还可在框758处包含将所述第一数据速率入站
子包组装成入站包。方法700可结束以在框762处从入站包提取入站数据字且在框768
处将所述入站数据字呈现给与目的地装置相关联的操作系统。
图8是图解说明根据各种实例性实施例的方法800的流程图。方法800包含重映射
参考有缺陷存储器单元的存储器请求。重映射对有缺陷单元的存储器请求以参考位于与
选定存储器库相关联的裸片上(例如，图2的堆叠裸片204上)及/或位于与所述存储器
库裸片堆叠在一起的逻辑裸片上的冗余单元或单元阵列(例如，图5的位于图2的逻辑
裸片202上的备用阵列527)。
方法800可在框806处开始以在MVRL模块处接收包含所请求存储器地址的存储器
请求。方法800可在框808处继续以将所请求存储器地址部分地解码。方法800还可在
框810处包含估计与将所请求存储器地址翻译为修复地址相关联的等待时间以得出所估
计的等待时间。方法800可在框812处进一步包含将所估计的等待时间与阈值等待时间
值相比较。如果所估计的等待时间大于选定量，那么方法800可在框814处包含将包含
所请求存储器地址的存储器请求发送到选定库。
方法800可在框818处继续以确定所请求存储器地址是否参考一个或一个以上有缺
陷存储器单元。如果是，那么方法800还可在框822处包含估计修复地址产生的复杂性。
方法800可在框824处进一步包含选择数个修复地址查找表中的一者。可用类型的修复
地址查找表可尤其包含直接映射表、完全相关联标签RAM或集合相关联标签RAM。
端视修复地址产生的复杂性，一些类型的修复地址查找表可比的其它查找表更有
效。修复地址产生的复杂性除了其它因素外，还可取决于给定存储器组中的有缺陷地址
位置的数目及可用替换存储器位置的布局及密度。举例来说，如果完全备用存储器阵列
裸片在存储器库裸片堆叠中可用，那么一些实施例可通过简单地将备用存储器阵列裸片
的裸片地址代入到所请求存储器地址中来产生修复地址。因此，方法800可在框828处
包含使用选定修复地址查找表来将所请求存储器地址翻译为修复地址。
方法800可在框832处继续以在存储器地址解码器处接收所请求存储器地址、修复
地址或此两者。如果确定所请求存储器地址参考一个或一个以上有缺陷存储器单元，那
么方法800还可在框836处包含在存储器地址解码器处拒绝过程中所请求存储器地址解
码操作。在后一情况下，方法800可在框840处包含起始对修复地址的解码。
方法800可在框844处继续以将所请求存储器地址或修复地址解码成存储器裸片识
别符、存储器组识别符、行地址或列地址。方法800可在框850处结束以在框850处使
用修复地址来参考存储器库的备用存储器裸片组件。另一选择为，方法800可在框854
处结束以使用修复地址来参考制造于与MVRL共用的逻辑裸片(例如，图2的逻辑裸片
202)上的一个或一个以上备用存储器阵列。
图9是图解说明根据各种实例性实施例的方法900的流程图。方法900操作以在制
作堆叠式阵列存储器库期间选择及分类存储器阵列裸片从而促进坏块映射及修复操作。
方法900可在框906处开始以在制作期间识别存储器阵列裸片集合中的每一者上与
一个或一个以上存储器阵列相关联的有缺陷行及有缺陷列。方法900可在框910处继续
以根据有缺陷存储器阵列在每一裸片内的位置分类存储器阵列裸片集合以获取经分类
的存储器阵列裸片集合。
方法900还可在框914处包含从经分类集合中选择存储器阵列裸片的“存储器库”
子集。选择裸片的存储器库子集以将其堆叠起来从而形成多个存储器库(例如，图2的
堆叠式裸片存储器阵列200)。可选择存储器库子集以避免与来自存储器库集合的裸片
上的相连有缺陷存储器单元区域相关联的地址与来自任一其它裸片上的所述存储器库
集合的相连有缺陷存储器单元区域相关联的地址的重叠。
方法900可在框918处进一步包含选择备用存储器阵列裸片。可选择备用裸片以使
得所述备用存储器阵列裸片上的一个或一个以上相连操作存储器单元区域位于与一个
或一个以上存储器库子集上的存储器阵列裸片的第二相连操作存储器单元区域共用的
开始存储器地址处。所述开始存储器地址可包含组地址、行地址及/或列地址。
方法900还可在框922处包含将与存储器裸片的存储器库集合中的每一者相关联的
有缺陷存储器单元的坏块映射图存储于与存储器阵列裸片的存储器库集合堆叠在一起
的共用逻辑裸片上。
注意，可以除所描述次序以外的次序执行本文中所描述的活动。还可以重复、串行
及/或并行方式执行相对于本文中所识别的方法描述的各种活动。
在基于计算机的系统中可从计算机可读媒体发射软件程序以执行所述软件程序中
所定义的功能。可采用各种编程语言来创建经设计以实施及执行本文中所揭示的方法的
软件程序。可使用对象导向语言(例如，Java语言或C++语言)将所述程序结构化为对
象导向格式。另一选择为，可使用程序语言(例如，组装语言或C语言)将所述程序结
构化为程序导向格式。软件组件可尤其使用包含应用程序接口、过程间通信技术及远程
程序呼叫等众所周知的机制来进行通信。各种实施例的教示并不限于任一特定编程语言
或环境。
本文中所描述的设备、系统及方法可操作以使用可变等待时间地址解码及选择性修
复地址查找技术来执行对堆叠式裸片存储器库的有缺陷存储器阵列修复。因此，可降低
平均存储器存取等待时间。
借助图解说明而非限制方式，附图展示可实践标的物的特定实施例。足够详细地描
述了所图解说明的实施例以使得所属领域的技术人员能够实践本文中所揭示的教示。可
使用其它实施例且可从本发明得出其它实施例，以使得可在不背离本发明范围的情况下
做出结构及逻辑替代及改变。因此，不应将此具体实施方式视为具有限制意义。各种实
施例的广度是由所附权利要求书及此权利要求书授权的等效内容的全部范围界定。
发明性标的物的此类实施例在本文中可个别地或集体地由术语“发明(invention)”
指示，此仅出于便利性且并非意欲在事实上已揭示多于一个发明或发明性概念的情况下
将本申请案自发地限于任一单个发明或发明性概念。因此，虽然本文中已图解说明且描
述了特定实施例，但旨在实现相同目的的任一布置可替代所展示的特定实施例。本发明
意欲涵盖各种实施例的任一及所有改动或变化形式。在审阅以上描述之后，所属领域的
技术人员将即刻明了以上实施例的组合及本文中未特定描述的其它实施例。
提供发明摘要以遵循37C.F.R.§1.72(b)，其要求提供将能让读者快速弄清技
术性发明的性质的摘要。提交所述摘要是基于以下理解：其将不用于解释或限制所述权
利要求书的范围或含义。在前述具体实施方式中，出于简化本发明的目的，将各种特征
一起组合于单个实施例中。不应将本发明方法解释为需要比每一权利要求中所明确陈述
更多的特征。而是，发明性标的物可处于少于单个所揭示实施例的所有特征中。因此，
以上权利要求书借此并入到具体实施方式中，其中每一权利要求本身作为单独实施例。