利用编程定序器的闪存器件和系统,以及编程方法相关申请的交叉引用
本专利申请要求于2010年6月1日提交的韩国专利申请
No.10-2010-0051748的优先权，通过引用的方式将其主题合并于此。
技术领域
本公开涉及半导体存储器件，更具体地，涉及包括编程定序器(program
sequencer)的闪存器件。本公开还涉及包括这类闪存器件的存储系统，以及
相关的编程方法。
背景技术
一般地，半导体存储器件可以被分成诸如动态随机存取存储器(DRAM)
和静态随机存取存储器(SRAM)之类的易失性存储器，以及诸如包括闪存
的电可擦除可编程只读存储器(EEPROM)、铁电随机存取存储器(FRAM，
Ferroelectric Random Access Memory)、相变随机存取存储器(PRAM，
Phase-change Random Access Memory)以及磁阻随机存取存储器(MRAM，
magneto-resistive Random Access Memory)之类的非易失性存储器。在许多
不同类型的半导体存储器件中，闪存器件展现出高编程速度、低功耗、密集
的存储单元集成以及非易失性数据存储的独特组合。结果，在全部种类的消
费电子和数字数据系统中均广泛地采用闪存器件用作存储介质。
目前，闪存器件能够在单层存储单元(SLC，Single-level Memory Cell)
中每存储单元存储单个数据比特，和/或在多电平存储单元(MLC，Multi-level
memory cell)中每存储单元存储两个或更多数据比特。从而，SLC根据相应
的阈值电压分布存储具有擦除状态或已编程状态的二值数据。MLC根据相
应的阈值电压分布，存储具有擦除状态或多个已编程状态中的一个的多比特
数据。
在读(或验证)操作期间，使用在阈值电压分布之间进行有效区分的一
个或多个参考电压，根据相应的阈值电压分布，从SLC或MLC读取存储的
数据。在相邻阈值电压分布之间的电压间隔(separation)被称作“读容限”
(read margin)。
令人遗憾的是，随着MLC中有效状态的数量增加，在相邻阈值电压分
布之间的各个读容限随之缩小。正确执行读(验证)操作的另一个挑战(例
如，保持定义的读容限)是，阈值电压分布可能响应于许多影响而随着时间
发生改变这一事实。例如，针对目标存储单元执行编程操作、擦除操作和/
或读操作可能无意地改变(例如，移位、扩大或减小)相邻存储单元(即，
在存储单元阵列中物理上接近目标存储单元的存储单元)的阈值电压。在某
些更坏的情况场景中，旨在清楚地指示不同的擦除/编程状态的相邻阈值电压
分布可能实际上重叠，从而使得不可能区分一个数据状态与另一个数据状
态。结果，可能出现读操作失败。略举数例，可能改变存储单元阵列中的存
储单元的阈值电压的其他因素包括：耦合噪声(coupling noise)影响、通过
电压(pass voltage)干扰影响以及编程电压干扰影响。
发明内容
本发明构思的实施例提供减少或消除在编程操作期间的这种对存储单
元阈值电压的无意改变的闪存器件、闪存系统以及相关的编程方法。
在一个实施例中，本发明构思提供一种用于非易失性存储器件的编程方
法。该非易失性存储器件包括排列成N个物理页面(PP)的多电平存储单
元(MLC)，每个PP分别与以连贯的排列次序布置的N个字线(WL)中的
一个相关联，MLC进一步排列成2N个逻辑页面(LP)，其中，每个PP包
括最高有效位(MSB)LP和最低有效位(LSB)LP。所述方法包括：执行
LSB编程操作，对全部LSB LP进行编程，之后执行MSB编程操作，对全
部MSB LP进行编程，其中，在LSB编程操作期间，将连接在选择的字线
和选择的位线之间的选择的MLC编程为负的中间编程状态。
在一个相关方面，所述方法还可以包括在LSB编程操作期间建立偏置
电压条件，以使得所述中间编程状态为负。例如，这可以通过下述步骤实现：
在将地电压施加到连接到选择的位线的公共源极线的同时，将负字线电压施
加到选择的字线并且将电源电压施加到选择的位线。在一个替代方案中，这
可以通过下述步骤实现：在将电源电压施加到连接到选择的位线的公共源极
线的同时，将接地字线电压施加到选择的字线。在另一替代方案中，这可以
通过下述步骤实现：在将小于电源电压的正偏置电压施加到连接到选择的位
线的公共源极线的同时，将接地字线电压施加到选择的字线并且将电源电压
施加到选择的位线。可能地是，所述正偏置电压的电平等于一负编程验证电
压的电平的绝对值，所述负编程验证电压用于在编程验证操作期间区分擦除
状态和负中间编程状态。
在另一相关方面，执行LSB编程操作可以包括：在LSB位线设置时段
期间将地电压施加到全部字线，在Vpass使能时段期间，将Vpass电压施加
到全部字线，并且之后，在LSB编程执行时段期间，在将重复的编程电压
施加到选择的字线的同时继续将Vpass电压施加到除选择的字线以外的未选
择的字线，其中，每次向选择的字线重复施加编程电压包括：施加对擦除状
态和负中间编程状态进行区分的负验证电压。
在另一相关方面，在MSB编程操作之后，所述选择的MLC被编程为一
组数据状态中的一个，所述一组数据状态由下述状态组成：具有负阈值电压
分布的擦除状态、具有大于擦除状态的阈值电压分布的第一阈值电压分布的
第一编程状态、具有大于第一编程状态的阈值电压分布的阈值电压分布的第
二编程状态、以及具有大于第二编程状态的阈值电压分布的电压分布的第三
编程状态。至少第一编程状态可以为负。
在另一相关方面，执行MSB编程操作可以包括：在MSB位线设置时段
期间，将大于中间编程状态的阈值电压分布的电源电压施加到全部字线，在
Vpass使能时段期间，将Vpass电压施加到全部字线，并且之后，在MSB编
程执行时段期间，在将重复的编程电压施加到选择的字线的同时继续将
Vpass电压施加到除选择的字线以外的未选择的字线。编程电压对于选择的
字线的每次重复的施加可以包括：施加对负阈值电压分布和第一电压分布进
行区分的第一编程验证电压，施加对第一阈值电压分布和第二电压分布进行
区分的第二编程验证电压，以及施加对第二阈值电压分布和第三电压分布进
行区分的第三编程验证电压，其中，至少第一编程验证电压为负。第一和/
或第二验证电压可以为负。
在另一相关方面，所述LSB编程操作和/或所述MSB编程操作可以包括
按照N个字线的排列次序顺序地编程LSB(或MSB)LP中的每一个。
在另一相关方面，MSB编程操作可以包括：在MSB位线设置时段期间，
将电平大于中间编程状态的阈值电压分布的电源电压施加到除选择的字线
以外的全部未选择的字线，并且之后将重复的编程电压施加到选择的字线，
重复施加编程电压可以包括施加负验证电压。
在另一相关方面，MSB编程操作可以包括：在MSB位线设置时段期间，
将电平大于中间编程状态的阈值电压分布的地电压施加到除选择的字线以
外的全部未选择的字线，并且之后将重复的编程电压施加到选择的字线。
在另一相关方面，所述LSB编程操作和/或所述MSB编程操作可以包括
以不同于所述N个字线的排列次序的非顺序的次序非顺序地编程每个LSB
(或MSB)LP。一个非顺序的次序可以包括：从N/2中心字线开始，然后
在递增地排列在中心字线之上的偶数LP与递增地排列在中心字线之下的奇
数LP之间交替。另一非顺序的次序可以包括：从最低的、第一偶数字线开
始，按照排列次序跃进到每个连续递增的偶数字线，然后从次最低的、第一
奇数字线开始，按照排列次序变换到每个连续递增的奇数字线。
在另一实施例中，所述发明构思提供一种非易失性存储器件，包括：存
储单元阵列，包括排列成多个物理页面(PP)的多电平存储单元(MLC)，
每个PP分别与以连贯的排列次序布置的N个字线(WL)中的一个相关联，
MLC进一步被排列成多个逻辑页面(LP)，其中，每个PP包括最高有效位
(MSB)LP和最低有效位(LSB)LP；以及包括编程定序器的控制逻辑，其
中，该控制逻辑控制编程操作的执行，所述编程操作包括针对连接在N个字
线当中的选择的字线与选择的位线之间的选择的MLC的LSB编程操作和
MSB编程操作，其中，在LSB编程操作期间，所述编程定序器使得全部LSB
LP被编程，并且之后在MSB编程操作期间所述编程定序器使得全部MSB
LP被编程，并且在LSB编程操作期间所述控制逻辑使得选择的MLC被编
程为负中间编程状态。
在另一实施例中，所述发明构思提供一种存储系统，包括：存储控制器，
响应于从主机接收的命令控制所述非易失性存储器件的操作，其中，所述非
易失性存储器件包括：存储单元阵列，包括排列成多个物理页面(PP)的多
电平存储单元(MLC)，每个PP分别与以连贯的排列次序布置的N个字线
(WL)中的一个相关联，MLC进一步排列成多个逻辑页面(LP)，其中，
每个PP包括最高有效位(MSB)LP和最低有效位(LSB)LP；包括编程定序
器的控制逻辑，该控制逻辑控制编程操作的执行，该编程操作包括针对连接
在N个字线当中的选择的字线与选择的位线之间的选择的MLC的LSB编程
操作和MSB编程操作，其中，在LSB编程操作期间，所述编程定序器使得
全部LSB LP被编程，并且之后在MSB编程操作期间，所述编程定序器使
得全部MSB LP被编程，并且在LSB编程操作期间所述控制逻辑使得选择
的MLC被编程为负中间编程状态。
在一相关方面，所述存储控制器和所述非易失性存储器件可以被配置为
存储卡，该存储卡能够机械地连接到主机以及从主机机械地断开连接，并且
所述存储控制器可以包括：主机接口，与主机进行数据交换，以及非易失性
存储器接口，其与非易失性存储器件交换数据。
在另一相关方面，所述主机接口包括：卡连接单元，接收下述中的至少
一个：将被编程到非易失性存储器件的数据、控制非易失性存储器件的操作
的命令以及来自主机的主机连接单元的时钟信号。
在另一实施例中，所述发明构思提供一种电子设备，包括：中央处理单
元(CPU)，控制在随机存取存储器(RAM)和用户接口中的至少一个与非
易失性存储系统之间的数据交换。所述非易失性存储系统可以包括：存储控
制器，响应于来自CPU的命令控制非易失性存储器件的操作，并且所述非
易失性存储器件可以包括：存储单元阵列，包括排列成多个物理页面(PP)
的多电平存储单元(MLC)，每个PP分别与以连贯的排列次序布置的N个
字线(WL)中的一个相关联，MLC进一步排列成多个逻辑页面(LP)，其
中，每个PP包括最高有效位(MSB)LP和最低有效位(LSB)LP；以及包括
编程定序器的控制逻辑，所述控制逻辑控制编程操作的执行，该编程操作包
括针对连接在N个字线当中的选择的字线与选择的位线之间的选择的MLC
的LSB编程操作和MSB编程操作，其中，在LSB编程操作期间，所述编程
定序器使得全部LSB LP被编程，并且之后在MSB编程操作期间所述编程
定序器使得全部MSB LP被编程，并且在LSB编程操作期间所述控制逻辑
使得选择的MLC被编程为负中间编程状态。
在另一实施例中，所述发明构思提供一种系统，包括：主机，被配置为
对可操作连接的固态驱动器(SSD)进行数据、地址和命令通信。所述SSD
可以包括：SSD控制器，响应于所述命令控制多个非易失性存储器件的操作。
所述多个非易失性存储器件中的每个可以包括：存储单元阵列，包括排列成
多个物理页面(PP)的多电平存储单元(MLC)，每个PP分别与以连贯的
排列次序布置的N个字线(WL)中的一个相关联，MLC进一步被排列成多
个逻辑页面(LP)，其中每个PP包括最高有效位(MSB)LP和最低有效位
(LSB)LP；以及包括编程定序器的控制逻辑，该控制逻辑控制编程操作的
执行，所述编程操作包括针对连接在N个字线当中的选择的字线与选择的位
线之间的选择的MLC的LSB编程操作和MSB编程操作，其中，在LSB编
程操作期间，所述编程定序器使得全部LSB LP被编程，并且之后在MSB
编程操作期间所述编程定序器使得全部MSB LP被编程，并且在LSB编程
操作期间所述控制逻辑使得选择的MLC被编程为负中间编程状态。
在一相关方面，所述多个非易失性存储器件可以根据多个通道可操作地
排列，以使得所述SSD控制器根据多通道构造控制多个非易失性存储器件
的操作。
在另一相关方面，SSD控制器可以包括：主机接口，接收来自主机的数
据；以及存储器接口，经由多通道构造从所述多个非易失性存储器件接收数
据；以及中央处理单元(CPU)，经由主机接口和存储器接口控制在主机和
所述多个非易失性存储器件之间的数据交换。
在另一方面，SSD还可以包括给SSD控制器的操作提供电力并且连接
到由主机提供的电源的辅助电源。
在另一实施例中，所述发明构思提供一种非易失性存储器件，包括：排
列成多个存储块的多电平存储单元(MLC)的三维存储单元阵列，每个存储
块进一步排列成多个物理页面(PP)，每个PP分别与以连贯的排列次序布置
的N个字线(WL)中的一个相关联，MLC进一步排列成多个逻辑页面(LP)，
其中，每个PP包括最高有效位(MSB)LP和最低有效位(LSB)LP；以及
包括编程定序器的控制逻辑，其中，该控制逻辑控制编程操作的执行，所述
编程操作包括针对连接在N个字线当中的选择的字线与选择的位线之间的
选择的MLC的LSB编程操作和MSB编程操作，其中，在LSB编程操作期
间，所述编程定序器使得全部LSB LP被编程，并且之后在MSB编程操作
期间所述编程定序器使得全部MSB LP被编程，并且在LSB编程操作期间
所述控制逻辑使得选择的MLC被编程为负中间编程状态。
在另一实施例中，所述发明构思提供一种非易失性存储器件，包括：电
压生成器，响应于从主机接收的命令生成多个控制电压；地址译码器，接收
所述多个控制电压并且控制关于存储单元阵列的编程操作的执行，所述存储
单元阵列包括排列成多个物理页面(PP)的多电平存储单元(MLC)，每个
PP分别与以连贯的排列次序布置的N个字线(WL)中的一个相关联，MLC
进一步排列成多个逻辑页面(LP)，其中每个PP包括最高有效位(MSB)LP
和最低有效位(LSB)LP；控制逻辑，包括编程定序器，并且还控制编程操
作的执行，该编程操作包括针对连接在N个字线当中的选择的字线与选择的
位线之间的选择的MLC的LSB编程操作和MSB编程操作，其中，在LSB
编程操作期间，所述编程定序器使得全部LSB LP被编程，并且之后在MSB
编程操作期间所述编程定序器使得全部MSB LP被编程，并且在LSB编程
操作期间所述控制逻辑使得选择的MLC被编程为负中间编程状态；以及页
面缓冲电路，存储在编程操作期间将被编程的数据。
在一个相关方面，所述电压生成器可以包括：负电压生成器，生成负编
程验证电压，在LSB编程操作的编程验证操作期间，在将电源电压施加到
选择的位线的同时，该负编程验证电压被经由地址译码器施加到选择的字
线。
在另一方面，所述非易失性存储器件还包括：公共源极线驱动器，在
LSB编程操作的编程验证操作期间，在负编程验证电压被施加到选择的字线
并且地电压被施加到选择的位线的同时，将地电压施加到连接到选择的位线
的公共源极线，以使得页面缓冲电路中的锁存器锁存编程持续数据或编程终
止数据。
在另一相关方面，所述电压生成器可以包括：低电压生成器，生成接地
编程验证电压，在LSB编程操作的编程验证操作期间，该接地编程验证电
压经由地址译码器施加到选择的字线。
在另一方面，所述的非易失性存储器件还可以包括：公共源极线驱动器，
在LSB编程操作的编程验证操作期间，在接地编程验证电压施加到选择的
字线的同时，将电源电压施加到连接到选择的位线的公共源极线，以使得页
面缓冲电路中的锁存器锁存编程持续数据或编程终止数据。
在再一方面，所述锁存器可以包括比较器，其接收来自选择的位线的位
线电压和编程目标电压，并且向锁存器提供比较结果。
在仍一方面，所述电压生成器可以包括：低电压生成器，其生成接地编
程验证电压，在LSB编程操作的编程验证操作期间，在电源电压施加到选
择的位线的同时，该接地编程验证电压经由地址译码器施加到选择的字线。
在另一方面，所述非易失性存储器件还可以包括：公共源极线驱动器，
其在LSB编程操作的编程验证操作期间，在接地编程验证电压施加到选择
的字线的同时，将小于电源电压的电压施加到连接到选择的位线的公共源极
线，以使得页面缓冲器电路中的锁存器锁存编程持续数据或编程终止数据。
附图说明
包括附图以提供对本发明构思的进一步理解，并且附图包括在说明书中
构成说明书的一部分。附图示出本发明构思的示范性实施例，并且和撰写的
描述一起用来阐明本发明构思的原理。在附图中：
图1是根据本发明构思实施例的闪存系统的一般框图；
图2是更进一步示出图1的闪存器件的框图；
图3是示出用于编程示范性的2比特闪存存储单元的一个可能方法的阈
值电压分布图；
包括图4A和图4B在内的图4示出用于图2的闪存器件的一个可能的
编程序列(program sequence)；
包括图5A和图5B在内的图5示出具有减小的Vpgm干扰概率的根据
图4的编程序列操作图2的闪存器件的一个可能的方法；
包括图6A和图6B在内的图6示出具有减小的Vpgm干扰概率的根据
图4的编程序列操作图2的闪存器件的另一可能的方法；
包括图7A和图7B在内的图7示出具有减小的Vpgm干扰概率的根据
图4的编程序列操作图2的闪存器件的另一可能的方法；
包括图8A和图8B在内的图8示出定义负中间编程状态P0的一个可能
的方法；
包括图9A和图9B在内的图9示出定义负中间编程状态P0的另一可能
的方法；
包括图10A和图10B在内的图10示出定义负中间编程状态P0的另一
可能的方法；
图11是示出用于编程示范性的2比特闪存存储单元的另一可能方法的
阈值电压分布图；
图12是更进一步示出与图11的编程方法相适应的LSB编程操作的时序
图；
图13是更进一步示出与图11的编程方法相适应的MSB编程操作的时
序图；
图14示出用于图2的闪存器件的另一可能的编程序列；
包括图15A和图15B在内的图15示出具有减小的Vpgm干扰概率的根
据图14的编程序列操作图2的闪存器件的另一方法；
图16是更进一步示出与图14和图15的编程方法相适应的MSB编程操
作的时序图；
包括图17A和图17B在内的图17示出具有减小的Vpgm干扰概率的根
据图14的编程序列操作图2的闪存器件的另一可能的方法；
图18是更进一步示出与图14和图17的编程方法相适应的MSB编程操
作的时序图；
图19示出用于图2的闪存器件的另一可能的编程序列；
图20是示出用于对示范性的3比特闪存存储单元编程的一个可能方法
的阈值电压分布图；
图21、图22和图23示出可以用来对图2的闪存器件进行编程的不同的
编程序列，所述闪存器件包含图20的3比特MLC并且降低了在编程期间无
意地改变3比特MLC的阈值电压的可能性；
图24是根据本发明构思实施例的闪存系统的框图；
图25是实现为存储卡的根据本发明构思另一实施例的闪存系统的框图；
图26是包含根据本发明构思实施例的闪存系统的电子设备的框图；
图27是实现为固态盘(SSD，Solid State Disk)的根据本发明构思实施
例的闪存系统的框图；
图28是更进一步示出用于图27的SSD控制器的一个可能的构造的框
图；以及
图29到图33不同地示出利用三维(3D)存储单元阵列实现的根据本发
明构思特定实施例的闪存器件。
具体实施方式
下面将参照附图以一些补充细节描述本发明构思的示范性实施例。然
而，可以以许多不同的形式实现本发明构思并且不应该认为本发明构思仅限
于此处阐述的实施例。相反地，提供这些实施例是为了使得本公开是彻底和
完整的，并且对本领域技术人员充分传达本发明构思的范围。
如上面已经指出的，在常规的编程操作期间闪存存储单元的阈值电压可
能由于一个或多个因素无意地改变。然而，根据本发明构思实施例操作的闪
存器件通过结合特定类型的阈值电压分布在编程操作期间使用选择性的存
储单元定序，减少或消除了在编程操作期间无意地改变存储单元的阈值电压
的可能性。
图1是示出根据本发明构思实施例的闪存系统的一个可能的示例的框
图。
参照图1，闪存系统1000一般包括闪存器件1100和存储控制器1200。
可以以专门适合于不同用途的各种形式来实现闪存系统，诸如存储卡、通用
串行总线(USB)存储器、固态盘(SSD)等等。
闪存器件1100被配置为在存储控制器1200的控制下执行擦除操作、编
程操作和读操作。在这点上，闪存器件1100经由常规配置的输入/输出(I/O)
线路接收命令(CMD)、一个或多个相应的地址(ADDR)以及数据(DATA)。
在编程操作期间，编程命令可以包括将对闪存器件1100的存储单元阵列编
程的“写数据”。相反地，在读操作期间，闪存器件1100将响应于读操作命
令返回从存储单元阵列取回的“读数据”。
此外，闪存器件1100还经由电源线接收电源(PWR)，而且经由控制线
接收各个控制信号(CTRL)。如照常规理解地，可以根据不同的协议、标准
以及设计约束和目标来配置在存储控制器1200和闪存器件1100之间交换的
命令、控制信号和数据。可以用于图1的实施例的控制信号(CTRL)的示
例包括：命令锁存使能信号CLE、地址锁存使能信号ALE、芯片使能信号
nCE、写使能信号nWE、读使能信号nRE等等。
本发明构思的特定实施例将编程定序器1165放置在形成闪存器件1100
的电路和软件内。在操作效果上，编程定序器1165定义排列在闪存器件1100
的存储单元阵列中的多个存储单元的编程序列。本领域技术人员将理解，可
以使用软件、固件和/或硬件不同地实现编程定序器1165。
或者，不将编程定序器1165放置在闪存器件1100中，而是可以将其放
置在形成存储控制器1200的电路和/或软件内，或者放置在闪存器件1100
和存储控制器1200两者以外的单独的集成电路中。(例如，参见以下参照图
24描述的更具体的实施例)。无论物理上放置在哪里，在本发明构思特定实
施例中编程定序器1165可以与闪存转换层(Flash Transition Layer，FTL)相
关联和/或由FTL管理。本领域技术人员应该理解，FTL是能够在逻辑地址
和物理地址之间进行翻译的硬件/软件，所述逻辑地址与向/从存储控制器
1200传送的读/写数据相关联，所述物理地址与闪存器件1100的闪存存储单
元相关联。
图2是进一步示出图1的闪存器件1100的一个可能的实施例的框图。
参照图2，闪存器件1100在相关部分中包括存储单元阵列1110、地址
译码器1120、页面缓冲电路1130、数据输入/输出(I/O)电路1140、电压生
成器1150和控制逻辑1160。
排列在存储单元阵列1110中的存储单元可以被配置成多个存储块。然
而，在图2中仅示出单个存储块，以避免不必要的复杂性。如常规理解的，
可以按照多个“物理页面”(physical page)配置每个存储块。在随后示出的
实施例中，物理页面被定义为共同连接到多个(“N”个)字线(WL)中的
一个的多个存储单元。图2中示出的实施例假定N等于64，并且假定以范
围从WL0到WL63(或N-1)(没有跳跃)的连贯的排列次序布置字线(WL)。
作为一个可能的示例，图2的元件(element)1111指示连接到第一字线WL0
的一(1)个物理页面。
本发明构思的实施例包括各种存储单元阵列，包括闪存SLC和/或MLC。
对于包含N比特闪存MLC的本发明构思的实施例来说，每个物理页面可以
被配置为包括N个逻辑页面，其中逻辑页面被定义为与单个物理页面相关联
的并且在编程操作期间被同时编程的多个存储单元。
图2的存储单元阵列1110包括多个存储单元串。每个单元串(例如，
元件1112)包括多个存储单元，所述多个存储单元分别连接到多个字线WL0
到WL63中的一个并且被排列在连接到串选择线SSL的串选择晶体管与连接
到地选择线GSL的地选择晶体管之间。每个串选择晶体管分别连接到相应
的位线BL，并且每个地选择晶体管连接到公共源极线(common source line)
CSL。
CSL驱动器1115可以向公共源极线CSL提供地电压或其它的CSL电压
(例如，VDD)。CSL驱动器1115由控制逻辑1160控制并且可以从电压生
成器1150接收电力。
如图2中示出的，地址译码器1120通过选择线SSL和GSL或字线WL0
到WL63连接到存储单元阵列1110。在不同操作期间，地址译码器1120可
以根据接收的地址ADDR选择多个字线WL0到WL63中的一个或多个。
页面缓冲电路1130通过多个位线BL0到BLm连接到存储单元阵列
1110，并且可以被配置为具有多个页面缓冲器(未示出)。如照常规理解的，
一个或多个位线可以根据定义的结构(例如，全位线(BL)结构(all BL
structure)、屏蔽BL结构(shield BL structure)等等)连接到页面缓冲器。页
面缓冲电路1130可以用来临时存储将被编程到存储单元阵列1110的写数据
或者从存储单元阵列(例如，选择的物理页面，诸如1111)取回的读数据。
数据I/O电路1140通过数据线(DL)内部连接到页面缓冲电路1130，
并且通过I/O线外部连接到图1的存储控制器1200。数据I/O电路1140可
以被配置为在编程操作期间从存储控制器1200接收写数据，或者在读操作
期间向存储控制器1200提供读数据。
电压生成器1150(例如，从存储控制器1200)接收外部提供的电源电
压PWR并且生成在操作期间施加到存储单元阵列1110的各个控制电压。例
如，在读操作、编程操作和擦除操作期间将由电压生成器1150生成特定字
线电压(VWL)并且经由地址译码器1120将VWL施加到一个或多个选择的
字线。在图2中示出的实施例内，电压生成器1150包括高电压(HV)生成
器1151、低电压(LV)生成器1152和负电压(NV)生成器1153，但是也
可以提供不同的电压生成配置(arrangement)。
高电压生成器1151可以用来生成具有大于电源电压PWR的电压电平的
特定高电压(HV)。如常规理解的，高电压的示例包括编程电压(Vpgm)和
通过电压(pass voltage，Vpass)。低电压生成器1152可以用来生成等于或
小于电源电压PWR的特定低电压(LV)。低电压的示例包括电源电压和用作
位线预充电压或CSL电压的电压。负电压生成器1153可以用来生成具有小
于0V的电压电平的特定负电压(NV)。负电压的示例包括特定编程验证电压
和读电压。
控制逻辑1160通常被配置为响应于接收的地址ADDR和控制信号
CTRL控制由闪存器件1100执行的编程操作、读操作和擦除操作(以及其他
类型操作)。在编程操作期间，例如，控制逻辑1160可以响应于地址ADDR
使地址译码器1120向选择的字线WL0提供编程电压。响应于施加的编程电
压，通过页面缓冲电路1130和数据I/O电路1140的控制，将向相应于选择
的字线WL0的选择的页面1111提供编程数据。
在图2示出的实施例中，控制逻辑1160包括编程定序器1165。如将在
以下的一些补充细节中阐明的，编程定序器1165可以定义作为物理页面和/
或逻辑页面的函数的、对存储单元的具体的编程序列。
图3是阈值电压分布图，示出了编程步骤造成的2比特闪存MLC的阈
值电压变化，所述2比特闪存MLC是诸如可以并入图2的存储单元阵列1110
中的类型。图3的示范性2比特闪存存储单元可以根据相应的阈值电压分布
被编程为四(4)个数据状态E0、P1、P2和P3中的一个。从初始擦除状态
E0开始的完整的存储单元的编程需要两个顺序编程操作(或步骤)，最低有
效位(LSB)编程(PGM)操作以及随后的最高有效位(MSB)编程(PGM)
操作。
从初始擦除状态E0开始，LSB编程操作将通过或者保持存储单元状态
处于擦除状态E0、或者将存储单元编程为中间状态P0来编程最低有效位。
接下来，MSB编程操作将通过或者将存储器状态保持在擦除状态E0、或者
将擦除状态编程为第一编程状态P1，以及将中间状态P0编程为第二编程状
态P2或者将中间状态编程为第三编程状态P3来编程相应的最高有效位。
如图3中理想地示出的，存储单元的四(4)个可能的数据状态E0、P1、
P2和P3分别被充分的读容限(RM)分隔。不幸地是，由于(例如)耦合噪
声、通过电压(Vpass)干扰和编程电压(Vpgm)干扰造成了理想阈值电压分布
的改变，从而使这些读容限变小，读操作受到损害。
例如，耦合噪声可能在针对目标页的编程操作期间无意地改变相邻(或
邻近)页面中的存储单元的阈值电压。在Vpass干扰中，在编程操作期间响
应于施加到未选择的字线的通过电压，位于未选择的页面中的存储单元的阈
值电压被无意地增加。在Vpgm干扰中，当在编程操作期间编程电压Vpgm
被施加到选择的字线时，位于选择的页面中的禁止编程(program-inhibit)
单元的阈值电压被无意地改变。
不管导致存储单元的阈值电压的无意改变的特定原因是什么，都可能由
于不足的或减弱的读容限而在闪存器件1100的操作中发生读操作失败。再
次参照图2，根据本发明构思实施例设计和操作的闪存器件1100可以通过适
当的使用编程定序器1165以及小心地定义用来定义MLC的数据状态的阈值
电压分布来减少或最小化这类读操作失败的可能性。以下，将描述各个示范
性编程序列，所述编程序列将减少在编程操作期间无意地改变闪存存储单元
的阈值电压的可能性。
包括图4A和图4B在内的图4示出用于图2的闪存器件1110的存储单
元的一个可能的编程序列。
与图2的工作示例一致，假定闪存器件1100包括六十四(64)个物理页
面，其中，每个物理页面包括两(2)个逻辑页面——LSB页面和MSB页面，
总共一百二十八(128)个逻辑页面将通过向分别相应于物理页面的六十四
(64)个字线施加控制电压来编程。从而，N个字线相应于N个物理页面，
所述N个物理页面被分成2N个逻辑页面。
图4A中示出的编程序列包括LSB编程操作和MSB编程操作，在LSB
编程操作中，从最低页面(1)到最高页面(64)顺序地编程多个LSB页面
(1-64)中的每一个，而在MSB编程操作中，从最低页面(65)到最高页
面(128)顺序地编程多个LSB页面(65-128)中的每一个。在此上下文中，
术语“顺序地”意味着在编程序列中一个字线接着一个相邻字线地转换。也
就是说，在遍及存储单元阵列1110以升序或降序的物理次序将N个字线从
0到N-1进行编号之后，顺序的编程将使控制逻辑1160、电压生成器1150
和地址译码器1120将控制电压以所述次序施加到多个字线而不会跳过该次
序中的任何编号。术语“非顺序地”表示向N个字线施加控制电压的任何其
他类型的次序。
因此，图4中示出的编程序列使得全部LSB页面(1-64)被顺序地编程，
然后全部MSB页面(65-128)被顺序地编程。
从而，在图4示出的示例中，在LSB编程操作期间，在第63逻辑页面
被实际编程之前，相应于第62物理页面的六十二字线(WL62)接收控制电
压Vpass(和相应的应力(stress))六十二次。从而，在被LSB编程之后，
在MSB编程期间第62物理页面仅经受一(1)次可能的耦合噪声。因此，
图4中示出的完全顺序的编程序列最小化了由于耦合噪声和Vpass应力导致
的对连接到WL63的存储单元的阈值电压的无意地改变。在图4B中示出了
这些效应对如上所述的工作示例的可能影响，其中，耦合噪声和Vpass应力
的综合影响减少了读容限。
作为更进一步说明，包括图5A和图5B在内的图5，包括图6A和图6B
在内的图6，以及包括图7A和图7B在内的图7，示出与不同的控制电压施
加相关联并且假定不同的阈值电压分布的示范性存储单元串的图。与图4的
编程序顺序比较，这些更进一步的相关编程序列的示例示出了减小Vpgm干
扰的潜在影响的编程方法。在图5、图6和图7中，假设选择的存储单元
M1是禁止编程单元，其位于图4的第66逻辑页面，在MSB编程操作期间
连接到第二字线WL1。
在位线设置时段期间，地电压0V被施加到编程位线BL，并且电源电压
VDD被施加到禁止编程位线BL。在编程操作执行时段期间，当编程电压
Vpgm施加到选择的第二字线WL1时，通过F-N隧道效应对编程单元进行
编程，但是通过沟道升压(channel boosting)来禁止对禁止编程单元的编程。
因此，当沟道升压不足以对存储单元M1有效地禁止编程时可能发生Vpgm
干扰。
参照图5，在擦除状态E0中存储单元M1的阈值电压是负的(小于0V)，
但是在跟在LSB编程操作之后的中间编程状态P0中存储单元M1的阈值电
压是正的(大于0V)。从而，在MSB编程操作的位线设置时段(以下，称
作MSB BL设置时段)期间，0V的字线电压VWL被施加到所有字线，并
且电源电压VDD被施加到禁止编程位线BLi。根据图5中示出的示例，存
储单元M2到M63将根据它们各自的LSB编程状态(擦除状态E0或者中间
编程状态P0)形成或断开沟道。当存储单元M2到M63中的任何一个被编
程为中间编程状态P0时，电源电压可能无法充分地提供给存储单元M1以
确保编程禁止。在这种情况下，在接下来的MSB编程操作期间存储单元M1
可能不能被沟道升压。结果，存储单元M1的阈值电压可能被错误地编程。
为了防止上述Vpgm干扰，图2的闪存器件1100可以在MSB BL设置
时段期间提供大于中间状态P0的阈值电压分布的字线电压VWL。存在可以
用来达到此结果的各种方法。
参照图6，举例来说，闪存器件1100可以在MSB BL设置时段期间施
加大于中间状态P0的阈值电压分布的字线电压(例如，VDD)。当字线电压
VWL大于中间状态P0的阈值电压分布时，不论它们的LSB编程状态如何，
存储单元M2到M63均可以形成沟道。也就是说，在MSB BL设置时段期
间，虽然存储单元M2到M63中的任何一个可以被编程为正的中间编程状态，
但是尽管如此存储单元M1也可以接收足够的高电压(例如，VDD)以被正
确地禁止编程。
参照图7，作为另一示例，闪存器件1100可以定义用于中间状态P0的
阈值电压分布为负(即，全部或部分地小于0V)。当中间状态P0为负时，
存储单元M2到M63可以形成沟道而不管它们的LSB编程状态为何。在本
发明构思的特定实施例中，如果由负的验证电压(例如，图7的中间验证电
压VFYO)将阈值电压分布与下一个更低的阈值电压分布进行区分，则该阈
值电压分布(中间编程状态或其他)为“负”。也就是说，在MSB BL设置
时段期间，虽然施加了0V的字线电压VWL，但是存储单元M1将接收足够
的电压以被正确地禁止编程，从而避免了Vpgm干扰。如以下将描述的，存
在各种方法来在图2的闪存器件1100的操作内定义负中间编程状态P0。
作为更进一步的说明，包括图8A和8B在内的图8、包括图9A和图9B
在内的图9以及包括图10A和图10B在内的图10，示出用于定义负中间编
程状态P0的若干方法。在LSB编程操作期间，可以根据编程验证偏置条件
来确定每个存储单元的阈值电压分布。
此处，作为编程验证偏置电压，电压VWL被施加到选择的字线，电压
VBL被施加到选择的存储单元的相应位线，并且电压VCSL被施加到公共
源极线CSL。虽然在图8到图10中未示出，但是足够导通存储单元或选择
的晶体管的电压被施加到未选择的字线和/或选择线(SSL和GSL)。参照图
2和图8到图10，选择的字线电压VWL由电压生成器1150生成并且通过地
址译码器1120提供，电压VBL通过页面缓冲电路1130提供，并且电压VCSL
通过CSL驱动器1115施加。
图8示出使用诸如负电压(NV)生成器1153的负电压生成器的示例。
参照图8，在LSB编程操作期间，更具体地，在LSB编程验证操作期
间，闪存器件1100向选择的字线提供负编程验证电压(例如，VWL＝-1V)。
闪存器件1100可以使用负电压生成器1153生成负编程验证电压，并且施加
到选择的字线，同时电源电压VDD被施加到选择的位线，并且0V被提供
给公共源极线。
在这些电压偏置条件下，当假设存储单元的阈值电压(Vth)是“a1”时，
存储单元作为ON(导通的)存储单元，因为(VWL-VCSL)大于阈值电压Vth。
因此，在位线上的视在电荷通过该ON存储单元向公共源极线放电。结果，
锁存电路1131(LAT，被假定为页面缓冲电路1130的一部分)将锁存编程
持续数据(program continuance data)(例如，数据值0)。在本上下文中，术语
“编程持续数据”表示需要在选择的存储单元上重复(或持续)执行编程操
作的数据值。
然而，当存储单元的阈值电压(Vth)上升到“b1”时，存储单元作为
OFF(关断的)存储单元，因为(VWL-VCSL)小于或等于阈值电压Vth。因
此，位线上的视在电荷被保持。结果，锁存电路1131(LAT)将锁存编程终
止数据(program terminating data)(例如，数据值1)。在本上下文中，术语
“编程终止数据”表示终止对选择的存储单元的编程操作的数据值。从而，
图8示出定义负中间编程状态P0的一个方法。
图9和图10示出另一个示例，其中，CSL驱动器1115可以用于定义负
中间编程状态P0。
参照图9，在LSB编程验证操作期间闪存器件1100向公共源极线CSL
施加电源电压VDD。闪存器件1100可以使用低电压(LV)生成器1152生成电
源电压。地电压0V被施加到选择的字线。
在这些偏置条件下，当假设存储单元的阈值电压(Vth)是“a2”时，
在位线电压VBL变为(VWL-Vth)、或位线电压VBL是(VWL-Vth)(即，
可以增加到a2的绝对值|a2|)的情况下，存储单元被关断(OFF)。此时，页
面缓冲电路1130利用比较器1132比较电压VBL和|VFY0|。此处，电压VFY0
也可以称为编程目标电压。因为作为比较结果电压VBL大于|VFY0|，所以
锁存电路1131(LAT)锁存编程持续数据。
如果存储单元的阈值电压上升到“b2”，则因为该电压小于或等于
|VFY0|，所以锁存电路1131(LAT)锁存编程终止数据。从而，图9示出可
以使中间编程状态P0为负的另一方法。
参照图10，在LSB编程验证操作期间，闪存器件1100向公共源极线施
加CSL电压(例如，VCSL＝1V)。地电压0V被施加到选择的字线，并且电
源电压VDD被施加到选择的位线。此处，电压VCSL小于电压VDD并且
可以等于编程目标电压VFYO的绝对值。
在这些偏置条件下，当假设存储单元的阈值电压(Vth)是“a3”时，
存储单元作为ON(导通的)单元，因为(VWL-VCSL)大于阈值电压Vth。因
此，锁存电路1131(LAT)锁存编程持续数据。
然而，当存储单元的阈值电压上升到“b3”时，存储单元作为OFF(关
断的)单元，因为(VWL-VCSL)小于或等于阈值电压Vth。因此，锁存电路
1131(LAT)锁存编程终止数据。从而，图10示出可以使中间编程状态P0
为负的另一方法。
再次参照图7，闪存器件1100可以在MSB BL设置时段期间设置中间
编程状态P0为负并且施加大于0V的字线电压(例如，1V)。这个方法可能
是令人满意的，因为即使在LSB编程操作期间施加负编程验证电压VFY0
时，被编程为中间编程状态P0的特定存储单元的阈值电压也可以变得大于
0V。
根据以上描述的编程方法，Vpgm干扰发生的可能性减少。此外，在LSB
编程操作期间Vpass电压和Vread电压的电平可以降低。在这点上，Vread
电压是在LSB编程验证操作或LSB读操作期间施加到未选择的字线的控制
电压。图2的闪存器件1100可以被配置为在LSB编程操作或MSB编程操
作期间施加不同的Vpass电压和/或Vread电压。也就是说，闪存器件1100
可以在LSB编程操作期间向字线施加相对较低的Vpass电压，并且在LSB
编程验证操作期间向未选择的字线施加相对较低的Vread电压。
图11是示出使用图4中示出的编程序列操作闪存器件的一个可能方法
的阈值电压分布图。
参照图11，中间编程状态P0的中间编程验证电压VFY0为负，因此在
LSB编程操作期间中间编程状态P0也为负。在MSB编程操作期间，与第一
编程状态P1相关联的第一编程验证电压VFY1以及与第二编程状态P2相关
联的第二编程验证电压VFY2也为负，但是与第三编程状态P3相关联的第
三编程验证电压VFY3为正。因此，在上面建立的定义下，第一编程状态
P1和第二编程状态P2为负而第三编程状态P3为正。
图12是进一步描述LSB编程操作的一个方法的时序图，所述LSB编程
操作假定参考图11描述的阈值电压分布定义。
参照图12，在LSB BL设置时段期间，电源电压VDD被施加到禁止编
程位线，0V被施加到编程位线，并且0V被施加到所有字线。随后，在Vpass
使能时段期间，Vpass电压被施加到全部字线。最后，在LSB编程执行时段
期间，如常规理解的递增步长脉冲编程(ISPP，Incremental Step Pulse
Program)所定义的，编程电压(Vpgm)通过编程循环1到N重复地施加到
选择的字线，直到选择的存储单元被正确地编程为中间编程状态P0为止。
在每次施加ISPP定义的编程电压Vpgm之后，使用负中间编程验证电压
VFY0执行编程验证操作。
图13是进一步描述MSB编程操作的一个方法的时序图，所述MSB编
程操作假定参照图11描述的阈值电压分布定义。
参照图13，在MSB BL设置时段期间，电源电压VDD被施加到禁止编
程位线，0V被施加到编程位线，并且大于中间编程状态P0的字线电压(例
如，VDD)被施加到所有字线。随后，在Vpass使能时段期间，Vpass电压
被施加到全部字线。最后，在MSB编程执行时段期间，再次重复地施加ISPP
定义的编程电压(Vpgm)。然而，使用第一编程验证电压VFY1、第二编程
验证电压VFY2和第三编程验证电压VFY3执行三级编程验证操作。如图13
示出的实施例中的注释的，第一编程验证电压VFY1和第二编程验证电压
VFY2为负，而第三编程验证电压VFY3为正。
例如，使用参考图12和图13描述的LSB和MSB编程操作，虽然使用
图4的完全顺序的编程序列，图2的闪存器件1100仍然可以减少由于耦合
噪声、Vpass应力和/或Vpgm干扰造成的无意的阈值电压改变的可能性。另
外，使用图4的编程序列还可以同时降低Vpass电压和Vread电压的电平。
图14示出用于图2的闪存器件1110的存储单元的另一可能的编程序列。
对于图14中示出的示例，假定对于与64个字线(WL0到WL63)唯一
地相关联的64个物理页面和128个逻辑页面的定义相同。然而，与参考图4
描述的完全顺序的编程序列不同，图14的编程序列是非顺序的。也就是说，
LSB编程操作和MSB编程操作中的至少一个以非顺序的方式向字线的有序
排列施加定义的控制电压。事实上，图14的编程序列是完全非顺序的，因
为LSB编程操作和MSB编程操作两者都不是对任意两个相邻字线一个接一
个地编程。
相反，从布置在多个字线中的中心的“中心字线”(即，N/2字线，或例
如，在图14示出的实施例中的WL31)开始，图14的编程序列向从中心字
线向上和向下延伸的“奇数”定义的字线和“偶数”定义的字线之间交替地
施加控制电压。在该上下文中，本领域技术人员应该了解，术语“向上”和
“向下”用于表示在中心字线的交替侧的字线。从而，在图14中示出的示
例中定义了奇数LSB页面的范围(1-63，包括与中心字线相关联的第一LSB
页面)和偶数LSB页面的范围(2-64)。随后，由图14的实施例提供的LSB
编程操作从第一奇数LSB页面到第一偶数LSB页面等等以奇/偶交替方式进
行，直到所有的LSB页面都已经以交替(非顺序)的方式被编程为止。
对MSB页面的编程采取相同的方法。定义奇数MSB页面的范围
(65-127，包括与中心字线相关联的第一MSB页面)和偶数MSB页面的范
围(66-128)。随后，由图14的实施例提供的MSB编程操作从第一奇数MSB
页面到第一偶数MSB页面等等以奇/偶交替方式进行，直到所有的MSB页
面都已经以交替(非顺序)的方式被编程为止。
在第一编程序列步骤(即，从LSB页面1到LSB页面2，或者从MSB
页面65到MSB页面66)之后，再没有两个物理页面以图14的示例描述的
编程序列被编程。
在图14的示例中，在第62逻辑页面被LSB编程之前，与WL62相关
联的物理页面接收61次重复的Vpass应力。此外，根据图14的编程序列，
由于随后的MSB编程操作，WL62物理页面经历一次耦合噪声影响。
包括图15A和图15B在内的图15与图16一起，以及包括图17A和图
17B在内的图17与图18一起，示出操作图2的闪存器件1110的特定方法，
当假设使用图14的编程序列对作为组成部分的存储单元阵列进行编程时，
所述方法降低了Vpgm干扰的可能性。为了降低在图14的编程序列中的
Vpgm干扰的可能，闪存器件1100在MSB BL设置时段期间施加来自CSL
驱动器1115的电源电压VDD，以便向正被编程的存储单元提供足够的高沟
道电压。
参照图15，再次假设在针对连接到第二字线WL1的物理页面的MSB
编程操作期间，布置在图14的第125MSB页面中的存储单元M1是禁止编
程单元。在MSB BL设置时段期间，如图16中示出的，电源电压VDD施
加到选择线SSL和GSL，并且电源电压VDD施加到公共源极线CSL。地电
压0V被施加到所有的字线WL0到WL63。
在这些偏置条件下，如果LSB编程操作的中间编程状态P0为负，则不
论相邻的存储单元M0的LSB编程状态是什么(例如，E0或P0)，存储单
元M0都可以形成沟道。也就是说，即使在MSB BL设置时段期间施加0V
的字线电压VWL，也可以防止相邻存储单元M0受到Vpgm干扰，因为它
从CSL驱动器1115接收足够高的电压，即，电源电压VDD。
参照图17，在MSB BL设置时段期间，闪存器件1100可以施加大于中
间编程状态P0的字线电压(例如，VDD)。当字线电压VWL大于中间编程
状态P0时，不管相邻存储单元M0的LSB编程状态为何，相邻存储单元
M0都可以形成沟道。也就是说，即使相邻存储单元M0在MSB BL设置时
段期间被编程为大于0V的中间编程状态P0，选择的存储单元M1仍然接收
足够高的电源电压。如图18中示出的，在MSB BL设置时段期间，闪存器
件1100施加电源电压VDD以导通地选择线GSL，向所有字线(选择的或未
选择的)施加电源电压VDD并且向位线提供电源电压VDD。
根据图14的编程序列，能够减少耦合噪声、Vpass干扰和Vpgm干扰。
此外，根据图15中示出的操作非易失性存储器件1110的方法，在LSB编程
操作期间可以降低Vpass电压和Vread电压。
图19示出图2中的闪存器件的编程序列的另一实施例。类似参照图4
描述的方法，图19的编程序列对WL0到WL63物理页面进行LSB编程，
然后对WL0到WL63物理页面进行MSB编程。
不同于图4的方法，用于LSB编程和MSB编程的图19的编程序列首
先编程偶数编号的字线WL0、WL2、WL4、...、WL62，然后编程奇数编号
的字线WL1，WL3、WL5、...、WL63，其中偶数字线和奇数字线从最低字
线WL0到最高字线WL63排序。在MSB编程中，图19的编程序列执行与
图4的编程序列同样的编程。
在图19的示例中，在第32逻辑页面被LSB编程之前，WL62物理页面
接收31次重复的Vpass应力。当关于WL62物理页面对第32逻辑页面进行
LSB编程时，所有的物理页面接收耦合噪声至少一次或多次。因为在存储单
元的阈值电压Vth和Vpass电压之间的差值变得更小，存储单元接收相对较
少的Vpass应力。当由于耦合噪声造成存储单元的阈值电压增加时，存储单
元接收相对较少的Vpass应力。
在图19中，当对于偶数编号的物理页面执行LSB编程时，全部物理页
面处于由耦合噪声造成的存储单元的阈值增加的状态。因此，WL63物理页
面接收63次重复的Vpass应力，直到被LSB编程为止，但是与参考图4描
述的方法相比较它接收了相对较少的Vpass应力。
除向存储单元施加相对较少的Vpass应力之外，与图6和图7中示出的
方法相比较，图19的编程序列能够降低Vpgm干扰的可能性。因此图19的
编程序列能够最小化Vpass应力，从而能够减少无意地改变存储单元的阈值
电压的可能性。
到目前为止，示出的实施例假定了2比特闪存存储单元。然而，本发明
构思的范围不仅限于这类存储单元。例如，图20是示出用于3比特闪存存
储单元的三步编程操作的阈值电压图，所述3比特闪存存储单元可以合并到
图2的非易失性存储器件1110的存储单元阵列中。图20的示范性的3比特
闪存存储单元可以根据相应的阈值电压分布被编程为八(8)个数据状态E0
或P1到P7中的一个。从初始擦除状态E0开始的完整的存储单元的编程需
要三个顺序的编程操作(或步骤)，最低有效位(LSB)编程操作、后面跟
着次高有效位(NSB)编程操作，再后面跟着最高有效位(MSB)编程操作。
从初始擦除状态E0开始，LSB编程操作将通过或者保持存储单元状态
处于擦除状态E0、或者将存储单元编程为第一中间状态P01来编程最低有
效位。接下来，NSB编程操作将通过或者将存储器状态保持在擦除状态E0、
或者将擦除状态编程为第二中间编程状态P02，或者将第一中间状态P01编
程为第三中间编程状态P03、或者将第一中间状态P01编程为第四中间编程
状态P04，来编程相应的次高有效位。最后，MSB编程操作将编程相应的最
高位，以将存储单元置于擦除状态、或者七个编程状态P1-P7中的一个。
图21、图22和图23示出与本发明构思的实施例一致的各个编程序列，
其有助于降低无意地改变图20中示出的3比特MLC的阈值电压的可能性。
在这点上，用于3比特MLC的示范性编程序列可以使用诸如上面参照图4、
图14和图19描述的顺序的和非顺序的方法来不同地实现。
例如，图21示出了用于图20的3比特MLC的完全顺序的编程序列。
参照图21，第一页面(LSB)编程与图4中示出的实施例相同。也就是说，
在第一页面编程操作期间，以与物理页面相关联的字线WL0到WL63的布
局次序，顺序地编程第1到第64逻辑页面。
随后，在组合的第二(NSB)和第三(MSB)页面编程操作期间，对在
上部物理页面中的较低位页面进行编程并且对下部物理页面中的较高位页
面进行编程。参照图21，在WL0物理页面中第65逻辑页面被首先LSB编
程。接下来，在WL1物理页面中的第66逻辑页面被LSB编程，并且在WL0
物理页面中的第67逻辑页面被MSB编程。以这种方法，在WL63物理页面
中的第190逻辑页面被LSB编程，并且在WL62物理页面中的第191逻辑
页面被MSB编程。最后，在WL63物理页面中的第192逻辑页面被MSB
编程。
图22示出3比特MLC编程序列的另一实施例。参照图22，以与2比
特MLC的实施例相同的方法执行第一页面编程。也就是说，在第一页面编
程操作期间，在WL0到WL63物理页面中第1到第64逻辑页面被顺序地编
程，在第二页面编程操作期间，在WL0到WL63物理页面中第65到第128
逻辑页面被顺序地编程，并且在第三页面编程操作期间，在WL0到WL63
物理页面中第129到第192逻辑页面被顺序地编程。
图23示出3比特MLC编程序列的另一实施例。参照图23，以与3比
特MLC的实施例的第二页面编程和第三页面编程相似的方法执行WL0到
WL3物理页面(a)的编程序列，并且以与3比特MLC的另一实施例(见
图22)的第二页面编程和第三页面编程相似的方法执行WL4到WL63物理
页面(b)的编程序列。
根据本发明构思实施例的闪存系统，与图2中示出的类似，可以不同地
合并到大量不同的主机设备中，和/或以大量不同的配置和形成因素来实现。
例如，根据本发明构思实施例的闪存系统可以实现为诸如个人计算机、数码
相机、录像摄像机、便携式终端、MP3、PMP、PSP和PDA之类的电子设
备，以及诸如存储卡、USB存储器和固态驱动器(SSD)之类的存储设备。
图24是根据本发明构思的实施例的闪存系统的一般框图。参照图24，
闪存系统2000包括存储控制器2100和闪存器件2200，并且可以被配置为存
储卡(例如，SD(安全数字卡)或MMC(多媒体卡))，或者被配置为诸如
可附接的移动存储设备(例如，USB存储器)之类的存储介质。
参照图24，存储控制器2100包括中央处理单元(CPU)2110、主机接
口2120、随机存取存储器(RAM)2130、闪存接口2140和编程定序器2150。
可以由作为组成部分的闪存转换层(FTL，Flash Transition Layer)以映射表
类型来管理编程定序器2150。编程定序器2150的操作原则可以如参考图2
所描述的那样。
闪存系统2000可以可操作地连接到各种主机。闪存系统2000通过主机
接口2120与主机交换数据，并且通过闪存接口2140与闪存器件2200交换
数据。闪存系统2000从主机接收电源并且执行内部操作。
根据本发明构思实施例的闪存系统2000可以通过编程定序器2150控制
闪存器件2200的编程序列。用于控制闪存器件2200的编程序列的方法如上
所述。
图25示出配置为存储卡的根据本发明构思实施例的闪存系统的另一示
例。
参照图25，存储卡系统3000包括主机3100和存储卡3200。主机3100
包括主机控制器3110和主机连接单元3120。存储卡3200包括卡连接单元
3210、卡控制器3220和闪存器件3230。此处，卡控制器3220或闪存器件
3230可以包括以上描述的编程定序器(未示出)。
主机3100在存储卡3200中写数据，或读取存储在存储卡3200中的数
据。主机控制器3110通过主机连接单元3120向存储卡3200发送命令(例
如，写命令)、由主机3100的时钟发生器(未示出)生成的时钟信号CLK
以及数据DATA。
卡控制器3220响应于通过卡连接单元3210接收的写命令，与卡控制器
3220的时钟发生器(未示出)生成的时钟信号同步地将数据存储在闪存器件
3230中。闪存3230存储从主机3100发送的数据。例如，当主机3100是数
码相机时，闪存3230存储视频数据。
图25的存储卡3200可以通过编程定序器(未示出)控制闪存器件3230
的编程序列。用于控制闪存器件3230的编程序列的方法如上所述。
图26是包含根据本发明构思实施例的闪存系统的电子设备4000的框
图。电子设备4000可以实现为个人计算机(PC)或诸如笔记本计算机、便
携式终端、个人数字助理(PDA)和相机之类的便推式电子设备。
参照图26，电子设备4000包括闪存系统4100、电源4200、辅助电源
4250、CPU 4300、RAM 4400和用户接口4500。闪存系统4100包括闪存器
件4110和存储控制器4120。此处，闪存器件4110或存储控制器4120可以
包括以上描述的编程定序器(未示出)。
图26的电子设备4000可以通过编程定序器(未示出)控制闪存器件4110
的编程序列。用于控制闪存器件4110的编程序列的方法如上所述。
图27是实现为通用计算系统5000中的连接到主机5100的固态盘(SSD)
5200的根据本发明构思实施例的另一闪存系统的框图。
参照图27，SSD 5200通过信号连接器5231与主机5100交换数据，并
且通过电力连接器5221接收电源。SSD 5200包括多个闪存器件5201到
520n、SSD控制器5210和辅助电源5220。此处，闪存器件5201到520n或
SSD控制器5210可以包括以上描述的编程定序器(未示出)。
闪存器件5201到520n用作SSD 5200的存储介质。诸如PRAM、MRAM、
ReRAM和FRAM之类的闪存和非易失性存储器件可以用作SSD 5200。闪
存器件5201到520n可以通过多个通道CH1到CHn连接到SSD控制器5210。
一个或多个闪存器件可以连接到一个通道。连接到一个通道的闪存器件可以
连接到相同的数据总线。
SSD控制器5210通过信号连接器5231与主机5100交换信号SGL。此
处，信号SGL可以包括命令、地址和数据。SSD控制器5210根据主机1100
的命令在相应的闪存器件中写数据或者从相应的闪存器件读数据。将参照图
28以一些补充细节描述SSD控制器5210的内部配置。
辅助电源5220通过电力连接器5221连接到主机5100。辅助电源5220
可以从主机5100接收电源PWR并且执行充电。辅助电源5220可以布置在
SSD 5200的内部或外部。例如，辅助电源5220布置在主板中，并且可以向
SSD 5200提供辅助电源。
图28是更进一步示出图27的SSD控制器5210的一个可能的配置的框
图。
参照图28，SSD控制器5210包括CPU 5211，主机接口5212、RAM 5213
和闪存接口5214。
CPU 5211分析和处理从主机5100(参见图27)输入的信号SGL。CPU
5211通过主机接口5212控制主机5100或通过闪存接口5214控制闪存器件
5201到520n。CPU 5211根据用于驱动SSD 5200的固件来控制闪存器件5201
到520n的操作。
主机接口5212根据主机5100的协议提供与SSD 5200的接口。主机接
口5212可以通过使用通用串行总线(USB)、小型组件小型接口(Small
Component Small Interface，SCSI)、高速外设组件互连(PCI-E)、高级技术
附件(ATA)、并行ATA(PATA)、串行ATA(SATA)和串行连接SCSI(SAS)
与主机5100通信。此外，为了使主机5100将SSD 5200识别为硬盘驱动器
(HDD)，主机接口5212可以执行盘仿真功能以提供支持。
RAM 5213临时地存储从主机5100提供的写数据和从闪存器件读取的
数据。RAM 5213可以存储将要存储在闪存器件5201到520n中的元数据或
高速缓存数据。在突然断电操作中，存储在RAM 5213中的元数据或高速缓
存数据被存储在闪存器件5201到520n中。RAM 5213可以包括DRAM和
SRAM。
闪存接口5214将从RAM 5213传送的数据分散到通道CH1到CHn上。
闪存接口5214将从闪存器件5201到520n读取的数据传送到RAM 5213。
图27的SSD 5200可以通过编程定序器(未示出)控制闪存器件5201
到520n的编程序列。用于控制闪存器件5201到520n的编程序列的方法如
上所述。
图29到图33示出根据本发明构思实施例的闪存器件的附加示例，其中
作为组成部分的存储单元阵列以三维(3D)排列配置。
例如，图29是示出能够合并到图2的非易失性存储器件1100中的多块、
3D存储单元阵列的框图。参照图2和图29，存储单元阵列1110包括多个存
储块BLK1到BLKh。每个存储块BLK具有3D结构(或垂直结构)。例如，
每个存储块BLK包括在第一到第三方向延伸的结构。
每个存储块BLK包括在第二方向延伸的多个NAND串NS。在第一到
第三方向上提供所述多个NAND串NS。每个NAND串NS连接到位线BL、
至少一个串选择线SSL、至少一个地选择线GSL、多个字线WL、至少一个
伪字线DWL以及公共源极线CSL。也就是说，各个存储块连接到多个位线
BL、多个串选择线SSL、多个地选择线GSL、多个字线WL、多个伪字线
DWL以及多个公共源极线CSL。将参照图30以一些补充细节描述存储块
BLK1到BLKh。
图30是示范性地示出图29的存储块BLKi的透视图。图31是沿图30
的存储块BLKi的线I-I’截取的截面图。
参照图30和图31，存储块BLKi包括在第一到第三方向延伸的结构。
首先，提供基底111。示范性地，基底111可以包括在其上掺杂了第一
类型杂质的硅材料。例如，基底111可以包括在其上掺杂了p型杂质的硅材
料，或者可以是p型阱(例如，袋式p阱)，并且它可以进一步包括围绕p
型阱的n型阱。以下，假设基底111是p型硅。然而，基底111不限于p型
硅。
在基底111上提供在第一方向延伸的多个掺杂区域311到314。例如，
掺杂区域311到314具有不同于基底111的类型的第二类型。例如，掺杂区
域311到314具有n型。以下，假设第一到第四掺杂区域311到314是n型。
然而，第一到第四掺杂区域311到314不限于n型。
在基底111上相应于第一掺杂区域311和第二掺杂区域312之间的区域
中，在第二方向上顺序地提供在第一方向延伸的多个绝缘材料112。绝缘材
料112和基底111被提供为在第二方向上以预定的距离分隔。例如，绝缘材
料112被提供为在第二方向上以预定的距离分隔。示范性地，绝缘材料112
可以包括诸如硅氧化物的绝缘材料。
在基底111上相应于第一掺杂区域311和第二掺杂区域312之间的区域
中，提供在第一方向上顺序地布置、并且在第二方向上穿过绝缘材料112的
多个柱113。示范性地，每个柱113穿过绝缘材料112并且连接到基底111。
示范性地，每个柱113可以由多种材料形成。例如，每个柱113的表层
114可以包括以第一类型掺杂的硅材料。例如，每个柱113的表层114可以
包括以与基底111相同的类型掺杂的硅材料。以下，假设每个柱113的表层
114包括p型硅。然而，每个柱113的表层114不限于包括p型硅。
每个柱113的内层由绝缘材料形成。例如，利用诸如硅氧化物的绝缘材
料填充每个柱113的内层115。
在第一掺杂区域和第二掺杂区域之间的区域中，沿绝缘材料112、柱113
和基底111的暴露表面提供电介质(dielectric)116。示范性地，电介质116
的厚度小于绝缘材料112之间的距离的一半。也就是说，在提供到绝缘材料
当中的第一绝缘材料的下表面的电解质116与提供到在该第一绝缘材料下方
部分的第二绝缘材料的上表面的电解质116之间，提供一区域，在该区域中
可以布置除绝缘材料112和电解质116之外的材料。
在第一掺杂区域和第二掺杂区域之间的区域中，在电介质116的暴露表
面上提供导电材料211到291。例如，在基底111与邻近基底111的绝缘材
料112之间提供在第一方向上延伸的导电材料211。更具体地，在基底111
与邻近基底111的绝缘材料112的下表面的电介质116之间，提供在第一方
向上延伸的导电材料211。
在绝缘材料112当中的特定绝缘材料的上表面的电介质116与布置在该
特定绝缘材料的上方部分的绝缘材料的下表面的电介质116之间，提供在第
一方向上延伸的导电材料。示范性地，在绝缘材料112之间提供在第一方向
上延伸的多个导电材料221到281。此外，向在绝缘材料112上的区域提供
在第一方向上延伸的导电材料291。示范性地，在第一方向上延伸的导电材
料211到291可以是金属材料。示范性地，在第一方向上延伸的导电材料211
到291可以是诸如多晶硅的导电材料。
在第二掺杂区域312与第三掺杂区域313之间的区域中，提供和第一掺
杂区域311与第二掺杂区域312上的结构相同的结构。示范性地，在第二掺
杂区域312与第三掺杂区域313之间的区域中，提供在第一方向上延伸的绝
缘材料112、在第一方向上顺序地布置的并且在第二方向上穿过绝缘材料112
的多个柱113、提供给柱113和绝缘材料112的暴露表面的电介质116、以
及在第一方向上延伸的导电材料212到292。
在第三掺杂区域313与第四掺杂区域314之间的区域中，提供和第一掺
杂区域311和第二掺杂区域312上的结构一致的结构。示范性地，在第三掺
杂区域312和第四掺杂区域313之间的区域中，提供在第一方向上延伸的绝
缘材料112、在第一方向上顺序地布置并且在第二方向上穿过绝缘材料112
的多个柱113、提供给柱113和绝缘材料112的暴露表面的电介质116、以
及在第一方向上延伸的导电材料213到293。
在多个柱113上分别提供漏极320。示范性地，漏极320可以是以第二
类型掺杂的硅材料。例如，漏极320可以是以n型掺杂的硅材料。以下，假
设漏极320包括n型硅。然而，漏极320不限于包括n型硅。示范性地，每
个漏极320的宽度可以大于相应的柱113的宽度。例如，每个漏极320可以
以衬垫(pad)类型提供到相应的柱113的上表面。
在漏极320上提供在第三方向上延伸的导电材料331到333。在第一方
向上顺序地布置导电材料331到333。导电材料331到333分别连接到相应
区域的漏极320。示范性地，漏极320和在第三方向上延伸的导电材料333
可以通过接触插塞(contact plug)连接。示范性地，在第三方向上延伸的导
电材料331到333可以是金属材料。示范性地，在第三方向上延伸的导电材
料331到333可以是诸如多晶硅的导电材料。
在图30和图31中，每个柱113与邻近电介质116的区域以及在第一方
向上延伸的多个导线211到291、212到292和213到293当中的相邻区域
一起形成串。例如，每个柱113与邻近电介质116的区域以及在第一方向上
延伸的多个导线211到291、212到292和213到293当中的相邻区域一起
形成NAND串NS。NAND串NS包括多个晶体管结构TS。将参照图32详
细描述晶体管结构TS。
图32是示出图31的晶体管结构TS的截面图。
参照图30到图32，电介质116包括第一子电介质117到第三子电介质
119。
柱113的p型硅114可以用作主体(body)。邻近柱113的第一子电介
质117可以用作隧道电介质。例如，邻近柱113的第一子电介质117可以包
括热氧化物。
第二子电介质118可以用作电荷存储层。例如，第二子电介质118可以
用作电荷俘获层。例如，第二子电介质118可以包括氮化物层或金属氧化物
层(例如，铝氧化物层和铪氧化物层)。
邻近导电材料233的第三子电介质119可以用作阻挡电介质。示范性地，
邻近于在第一方向上延伸的导电材料233的第三子电介质119可以形成为单
层或多层。第三子电介质119可以是具有的介电常数高于第一子电介质117
和第二子电介质118的介电常数的高电介质(例如，铝氧化物层和铪氧化物
层)。
导电材料233可以用作栅极(或控制栅)。也就是说，栅极233(或控制
栅)、阻挡电介质119、电荷存储层118、隧道电介质117和主体114可以形
成晶体管(或存储单元晶体管结构)。示范性地，第一子电介质117到第三
子电介质119可以形成氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)。
以下，柱113的p型硅114可以称作第二方向的主体。
存储块BLKi包括多个柱113。也就是说，存储块BLKi包括多个NAND
串NS。更具体地，存储块BLKi包括在第二方向上(或垂直于基底111的方
向上)延伸的多个NAND串NS。
每个NAND串NS包括在第二方向上布置的多个晶体管结构。每个
NAND串NS的至少一个晶体管结构TS用作串选择晶体管SST。每个NAND
串NS的至少一个晶体管结构TS作为地选择晶体管GST。
栅极(或控制栅)相应于在第一方向上延伸的导电材料211到291、212
到292和213到293。也就是说，栅极(或控制栅)在第一方向上延伸，从
而形成字线和至少两个选择线(例如，至少一个串选择线SSL和至少一个地
选择线GSL)。
在第三方向上延伸的导电材料331到333连接到NAND串NS的一端。
示范性地，在第三方向上延伸的导电材料331到333用作位线BL。也就是
说，在一个存储块BLKi中，多个NAND串连接到一个位线BL。
在第一方向上延伸的第二类型掺杂区域311到314被提供到NAND串
NS的另一端。在第一方向上延伸的第二类型掺杂区域311到314用作公共
源极线CSL。
总结如上所述，存储块BLKi包括在垂直于基底111的方向(第二方向)
上延伸的多个NAND串，并且用作NAND闪存块(例如，电荷俘获型)，其
中多个NAND串NS连接到一个位线BL。
在图30到图32中，上面描述的在第一方向上延伸的导线211到291、
212到292以及213到293被提供为9层，但是它们不限于此。例如，在第
一方向上延伸的导线可以被提供为八层、十六层或多层。也就是说，在一个
NAND串中，晶体管可以被配置为八个或十六个或多个。
在图30到图32中，已经在上面描述了三个NAND串NS连接到一个位
线BL。然而，本发明构思的实施例不限于三个NAND串NS连接到一个位
线BL。示范性地，在存储块BLKi中，m个NAND串NS可以连接到一个
位线BL。在这一点上，可以控制在第一方向上延伸的导电材料211到291，
212到292和213到293的数量以及公共源极线311到314的数量，使其与
连接到一个位线BL的NAND串NS的数量成比例。
在图30到图32中，已经在上面描述了三个NAND串NS连接到在第一
方向上延伸的一个导电材料。然而，本发明构思的实施例不限于三个NAND
串NS连接到在第一方向上延伸的一个导电材料。例如，n个NAND串NS
可以连接到在第一方向上延伸的一个导电材料。在这一点上，还可以控制位
线331到333数量，使其与连接到在第一方向上延伸的一个导电材料的
NAND串NS的数量成比例。
图33是示出已经在上面参照图30到32描述的存储块BLKi的等效电路
的电路图。
参照图30到图32，在第一位线BL1与公共源极线CSL之间提供NAND
串NS11到NS31。第一位线BL1相应于在第三方向上延伸的导电材料331。
在第二位线BL2和公共源极线CSL之间提供NAND串NS12、NS22和NS32。
第二位线BL2相应于在第三方向延伸的导电材料332。在第三位线BL3和
公共源极线CSL之间提供NAND串NS13、NS23和NS33。第三位线BL3
相应于在第三方向延伸的导电材料333。
每个NAND串NS的串选择晶体管SST连接到相应的位线BL。每个
NAND串NS的地选择晶体管GST连接到公共源极线CSL。在每个NAND
串NS的串选择晶体管SST和地选择晶体管GST之间提供存储单元MC。
以下，将以行和列为单位定义NAND串NS。共同连接到一个位线的
NAND串NS形成一列。例如，连接到第一位线BL1的NAND串NS11到
NS31相应于第一列。连接到第二位线BL2的NAND串NS12到NS32相应
于第二列。连接到第三位线BL3的NAND串NS13到NS33相应于第三列。
连接到一个串选择线SSL的NAND串NS形成一行。例如，连接到第
一串选择线SSL1的NAND串NS11到NS13相应于第一行。连接到第二串
选择线SSL2的NAND串NS21到NS23相应于第二行。连接到第三串选择
线SSL3的NAND串NS31到NS33相应于第三行。
在每个NAND串NS中，定义高度。示范性地，在每个NAND串NS
中，邻近地选择晶体管GST的存储单元MC1的高度是1。在每个NAND串
NS中，越邻近于串选择晶体管SST则每个存储单元的高度增加。在每个
NAND串NS中，邻近于串选择晶体管SST的存储单元MC7的高度是7。
在相同行上的NAND串NS的串选择晶体管SST共享串选择线SSL。
在不同行上的NAND串NS的串选择晶体管SST分别连接到不同的串选择
线SSL1到SSL3。
在相同行上的NAND串NS中具有相同高度的存储单元共享字线WL。
在相同高度中，连接到不同行上的NAND串NS的存储单元的字线WL公共
连接。在相同行上的NAND串NS中的具有相同高度的伪存储单元DWC共
享伪字线DWL。在相同高度中，连接到不同行上的NAND串NS的伪存储
单元DMC的伪字线DWL公共连接。
示范性地，在提供了在第一方向上延伸的导电材料211到291，212到
292以及213到293的层处，字线WL或伪字线DWL可以公共连接。示范
性地，在第一方向延伸的导电材料211到291、212到292以及213到293
通过接触点(contact)连接到上层。在第一方向上延伸的导电材料211到291、
212到292以及213到293可以在上层公共连接。
在相同行上的NAND串NS的地选择晶体管GST共享地选择线GSL。
在不同行上的NAND串NS的地选择晶体管GST共享地选择线GSL。也就
是说，NAND串NS11到NS13、NS21到NS23以及NS31到NS33共同连接
到地选择线GSL。
公共源极线CSL公共连接到NAND串NS。例如，在基底111上的活动
区中，第一掺杂区域311到第四掺杂区域314被连接。例如，第一掺杂区域
311到第四掺杂区域314通过接触点连接到上层。第一掺杂区域311到第四
掺杂区域314可以在上层公共连接。
如图33中示出的，具有相同高度的字线WL公共连接。因此，当选择
了特定的字线WL时，连接到该特定的字线WL的全部NAND串NS都被选
择。不同的行的NAND串NS被连接到不同的串选择线SSL。因此，通过选
择串选择线SSL1到SSL3，在连接到相同字线WL的NAND串NS中的未
选择的行的NAND串NS可以与位线BL1到BL3分离。也就是说，通过选
择串选择线SSL1到SSL3，可以选择NAND串NS的行。此外，通过选择
位线BL1到BL3，可以以行为单位选择选择的行的NAND串NS。
在每个NAND串NS中，提供伪存储单元DMC。在伪存储单元DMC
和地选择线GST之间提供第一存储单元MC1到第三存储单元MC3。在伪存
储单元DMC和串选择线SST之间提供第四存储单元MC4到第六存储单元
MC6。以下，假设每个NAND串NS的存储单元MC被伪存储单元DMC分
成存储单元组。在划分的存储单元组之中，邻近于地选择晶体管GST的存
储单元(例如，MC1到MC3)被称作下存储单元组。此外，在划分的存储
单元组之中，邻近于串选择晶体管SST的存储单元(例如，MC4到MC6)
被称作上存储单元组。
根据本发明构思实施例的编程序列可以应用到具有3D结构的闪存器
件。根据本发明构思实施例的具有3D结构的闪存器件能够利用编程定序器
降低耦合噪声、Vpass干扰和/或Vpgm干扰。
根据本发明构思实施例的闪存器件能够降低起因于耦合噪声、Vpass干
扰和/或Vpgm干扰的阈值电压的改变。
以上公开的主题将被认为是说明性的和非限制性的，并且附加的权利要
求旨在覆盖落入本发明构思范围内的所有这种修改、改进及其他实施例。从
而，按照法律允许的最大程度，本发明构思的范围由权利要求及其等同物的
最宽的可容许解释来确定，并且不应该被上述详细说明所限定或限制。