半导体芯片.pdf

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1、(10)申请公布号 CN 102385404 A (43)申请公布日 2012.03.21 CN 102385404 A *CN102385404A* (21)申请号 201110234193.3 (22)申请日 2011.08.10 2010-189352 2010.08.26 JP G05F 1/10(2006.01) (71)申请人 瑞萨电子株式会社 地址 日本神奈川县 (72)发明人 野谷宏美 鹿岛一生 (74)专利代理机构 北京市金杜律师事务所 11256 代理人 王茂华 董典红 (54) 发明名称 半导体芯片 (57) 摘要 本发明提供对噪声不敏感并且消耗电流小的 半导体芯片。 在。

2、半导体芯片中， 通过具有小的电流 驱动能力的调节器和具有大的电流驱动能力的调 节器产生用于内部电路块的内部电源电压。在参 考电压产生电路和具有大的电流驱动能力的调节 器之间提供电压缓冲器。在低速操作模式， 使电 压缓冲器和具有大的电流驱动能力的调节器去激 活。因此， 抑制了参考电压中的噪声， 并且可以减 小消耗电流。 (30)优先权数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 8 页 附图 13 页 CN 102385423 A1/1 页 2 1. 一种半导体芯片， 具有其中消耗第一电流的第一操作模式和其中消耗大于所述第一。

3、 电流的第二电流的第二操作模式， 所述半导体芯片包括 ： 参考电压产生电路， 用于产生第一参考电压 ； 第一调节器， 具有第一电流驱动能力并且基于所述第一参考电压产生电源电压 ； 电压缓冲器， 用于产生与所述第一参考电压相应水平的第二参考电压 ； 第二调节器， 具有高于所述第一电流驱动能力的第二电流驱动能力， 并且基于所述第 二参考电压产生所述电源电压 ； 以及 内部电路， 由所述第一调节器和所述第二调节器所产生的所述电源电压驱动， 并且执 行所述第一操作模式和所述第二操作模式， 其中所述第一调节器和所述电压缓冲器被提供成靠近所述参考电压产生电路， 其中所述第二调节器被提供成靠近所述内部电路，。

4、 并且 其中在所述第一操作模式中使所述电压缓冲器和所述第二调节器去激活。 2. 根据权利要求 1 所述的半导体芯片， 进一步包括 ： 电流源， 所述电流源产生恒定电流， 并且输出第一偏置电压和第二偏置电压， 所述第一 偏置电压和所述第二偏置电压用于向第一导电类型的晶体管和第二导电类型的晶体管传 递与所述恒定电流相应水平的电流 ； 以及 电压源， 所述电压源基于所述第一偏置电压和所述第二偏置电压产生恒定电压， 其中所述参考电压产生电路基于所述恒定电压产生所述第一参考电压， 并且 其中所述电流源和所述电压源被提供成靠近所述参考电压产生电路。 3. 根据权利要求 2 所述的半导体芯片， 其中所述参考。

5、电压产生电路基于所述第一偏置 电压和所述第二偏置电压中的至少一个进行操作。 4. 根据权利要求 3 所述的半导体芯片， 进一步包括 ： 电流缓冲器， 所述电流缓冲器产生 与所述第一偏置电压相应水平的第三偏置电压， 其中所述第一调节器和所述第二调节器分别基于所述第一偏置电压和所述第三偏置 电压进行操作， 并且 其中所述电流缓冲器被提供成靠近所述参考电压产生电路， 并且在所述第一操作模式 使所述电流缓冲器去激活。 5. 根据权利要求 4 所述的半导体芯片， 其中所述第一调节器基于所述第一偏置电压产 生第四偏置电压， 所述第四偏置电压用于向所述第二导电类型的晶体管传递与所述恒定电 流相应水平的电流，。

6、 并且所述第一调节器基于所述第一偏置电压和所述第四偏置电压进行 操作。 6. 根据权利要求 5 所述的半导体芯片， 其中所述第二调节器基于所述第三偏置电压产 生第五偏置电压， 所述第五偏置电压用于向所述第二导电类型的晶体管传递与所述恒定电 流相应水平的电流， 并且所述第二调节器基于所述第三偏置电压和所述第五偏置电压进行 操作。 7. 根据权利要求 6 所述的半导体芯片， 其中所述电流源在所述第一操作模式中产生第 一水平的恒定电流， 并且在所述第二操作模式中产生高于所述第一水平的第二水平的恒定 电流。 权 利 要 求 书 CN 102385404 A CN 102385423 A1/8 页 3 。

7、半导体芯片 0001 相关申请的交叉引用 0002 这里通过参考引入 2010 年 8 月 26 日提交的日本专利申请 No.2010-189352 的全 部公开内容， 包括说明书、 附图和摘要。 技术领域 0003 本发明涉及半导体芯片， 更加具体地说， 本发明涉及具有不同的消耗电流的第一 操作模式和第二操作模式的半导体芯片。 背景技术 0004 存在消耗第一电流的第一操作模式和消耗大于第一电流的第二电流的第二操作 模式的半导体芯片 ( 例如参见日本未经审查专利公开 No.2001-211640)。 0005 半导体芯片具有 ： 用于产生参考电压的参考电压产生电路、 用于根据参考电压产 生电。

8、源电压的第一调节器和第二调节器以及由通过第一调节器和第二调节器产生的电源 电压驱动并且执行第一操作模式和第二操作模式的内部电路。 0006 第一调节器具有第一电流驱动能力， 并且第二调节器具有高于第一电流驱动能力 的第二电流驱动能力。在第一操作模式和第二操作模式中， 分别激活第一调节器和第二调 节器， 由此减小了消耗电流。 发明内容 0007 但是在相关领域中的半导体芯片却存在如下一个问题 ： 在第二调节器和内部电路 之间的电源线路中发生了电压降 ( 电流降 )， 并且因此电源电压下降。作为对抗措施， 存在 缩短电源线路的方法 ： 布置第二调节器， 使其远离参考电压产生电路并且靠近内部电路。 。

9、0008 但在这个方法中， 在参考电压产生电路和第二调节器之间的线路变得很长， 并且 在参考电压中产生了噪声。当参考电压产生电路的电流驱动能力增加时， 可以抑制参考电 压中的噪声， 但消耗电流增加了。 0009 因此， 本发明的一个主要目的是提供对噪声不敏感并且消耗电流小的半导体芯 片。 0010 本发明涉及具有消耗第一电流的第一操作模式和消耗大于第一电流的第二电流 的第二操作模式的半导体芯片， 该半导体芯片包括 ： 用于产生第一参考电压的参考电压产 生电路 ； 具有第一电流驱动能力并基于第一参考电压产生电源电压的第一调节器 ； 用于产 生与第一参考电压相应水平的第二参考电压的电压缓冲器 ； 。

10、具有高于第一电流驱动能力的 第二电流驱动能力并且基于第二参考电压产生电源电压的第二调节器 ； 以及内部电路， 由 第一调节器和第二调节器产生的电源电压驱动， 并且执行第一操作模式和第二操作模式。 第一调节器和电压缓冲器被提供成靠近参考电压产生电路， 第二调节器被提供成靠近内部 电路。在第一操作模式中使所述电压缓冲器和所述第二调节器去激活。 0011 在根据本发明所述的半导体芯片中， 所述电压缓冲器提供在参考电压产生电路和 说 明 书 CN 102385404 A CN 102385423 A2/8 页 4 第二调节器之间。在第一操作模式中， 使所述电压缓冲器和所述第二调节器去激活。因此， 在参。

11、考电压中的噪声受到了抑制， 并且可以减小消耗电流。 附图说明 0012 图 1 是方块图， 示出了根据本发明的实施例的半导体芯片的配置 ； 0013 图 2 是电路图， 示出了图 1 中所示的电流源的配置 ； 0014 图 3 是电路图， 示出了图 1 中所示的参考电压产生电路的配置 ； 0015 图 4 是电路图， 示出了图 1 中所示的电流缓冲器的配置 ； 0016 图 5 是电路图， 示出了图 1 中所示的电压缓冲器的配置 ； 0017 图 6 是电路图， 示出了图 1 中所示的调节器 RA 1 的配置 ； 0018 图 7 是电路图， 示出了图 1 中所示的调节器 RB 1 的配置 ；。

12、 0019 图 8 是电路图， 示出了实施例的修改 ； 0020 图 9 是电路图， 示出了实施例的另一种修改 ； 0021 图 10 是电路图， 示出了实施例的又一种修改 ； 0022 图 11 是电路图， 示出了实施例的又一种修改 ； 0023 图 12 是电路图， 示出了实施例的又一种修改 ； 0024 图 13 是电路图， 示出了实施例的又一种修改。 具体实施方式 0025 实施例的半导体芯片具有一个芯片上电源， 该电源用于基于外部电源电压 VCC 产 生内部电源电压 VDD。半导体芯片具有以高速 ( 如 50 兆赫兹 ) 操作的高速操作模式和以低 速 ( 如 32 千赫兹 ) 操作的。

13、低速操作模式。在高速操作模式中的消耗电流大于在低速操作 模式中的消耗电流。 0026 如图1所示， 所述半导体芯片具有正方形形状的半导体衬底1。 在半导体衬底1的 表面上， 形成电流源 2、 BGR( 带隙参考 ) 电压源 3、 参考电压产生电路 4、 电流缓冲器 5、 电压 缓冲器 6、 调节器 RA1 至 RA3 及 RB1 至 RB3 和内部电路块 B1 至 B3。BGR 电压源 3、 参考电压 产生电路 4 和电流缓冲器 5 布置在电流源 2 附近。电压缓冲器 6 和调节器 RA1 至 RA3 布置 在参考电压产生电路 4 附近。调节器 RB1 至 RB3 布置在内部电路块 B1 至 。

14、B3 附近。 0027 在半导体芯片中， 在高速操作模式中， 调节器 RB1 至 RB3 主要向内部电路块 B1 至 B3 供电。调节器 RB1 至 RB3 基于来自电流缓冲器 5 的偏置电压 Vn2 和来自电压缓冲器 6 的 参考电压 VR2 进行操作。另一方面， 在低速操作模式中， 调节器 RA1 至 RA3 向内部电路块 B1 至 B3 供电。调节器 RA1 至 RA3 基于来自电流源 2 的偏置电压 Vn1 和来自参考电压产生电 路 4 的参考电压 VR1 进行操作。在低速操作模式中， 电流缓冲器 5、 电压缓冲器 6 和调节器 RB1 至 RB3 停止操作。 0028 电流源 2 产。

15、生电压依赖性小的恒定电流 Ic 并且输出偏置电压 Vp1 和偏置电压 Vn1 ； 偏置电压 Vp1 用于向 P 沟道 MOS 晶体管传递与恒定电流 Ic 相应水平的电流， 而偏置电 压 Vn1 用于向 N 沟道 MOS 晶体管传递与恒定电流 Ic 相应水平的电流。 0029 如图 2 所示， 电流源 2 包括 ： P 沟道 MOS 晶体管 11 和晶体管 12、 N 沟道 MOS 晶体管 13 和晶体管 14 以及电阻性元件 15。晶体管 11 和晶体管 13 以及电阻性元件 15 串联地耦 说 明 书 CN 102385404 A CN 102385423 A3/8 页 5 合在外部电源电压。

16、 VCC 的线路和地电压 VSS 的线路之间。晶体管 12 和晶体管 14 串联地耦 合在外部电源电压 VCC 的线路和地电压 VSS 的线路之间。晶体管 11 和晶体管 12 的栅极耦 合到晶体管 11 的漏极 ( 输出节点 N11)。晶体管 13 和晶体管 14 的栅极耦合到晶体管 14 的 漏极 ( 输出节点 N12)。 0030 晶体管 11 的尺寸和晶体管 12 的尺寸相同， 并且流过在左侧的电流路径的电流 Ic 和流过在右侧的电流路径的电流 Ic 彼此相同。晶体管 13 的栅极长度 (L 尺寸 ) 和晶体管 14 的栅极长度 (L 尺寸 ) 相同， 并且晶体管 13 的栅极宽度 (。

17、W 尺寸 ) 大于晶体管 14 的栅极 宽度 (W 尺寸 )。借助晶体管 13 和晶体管 14 的栅极电压之间的差值以及电阻性元件 15 的 电阻值， 确定了电流源 2 的恒定电流 Ic 的值。在输出节点 N11 处， 出现与恒定电流 Ic 相应 水平的偏置电压Vp1。 在输出节点N12处， 出现与恒定电流Ic相应水平的偏置电压Vn1。 电 流源 2 的输出阻抗等于晶体管 11 至晶体管 14 的跨导的倒数。 0031 BGR 电压源 3 包括双极性晶体管和电阻性元件 ( 未示出 )、 基于偏置电压 Vp1 和 偏置电压 Vn1 进行操作并且产生具有小的温度依赖性并且小的电压依赖性的恒定电压 。

18、Vbgr( 如 1.1 伏 )。 0032 再次参照图 1， 参考电压产生电路 4 基于偏置电压 Vp1 和偏置电压 Vn1 进行操作， 并且基于恒定电压 Vbgr 产生参考电压 VR1( 如 1.5 伏 )。 0033 如图 3 所示， 参考电压产生电路 4 包括 ： P 沟道 MOS 晶体管 21 至晶体管 24、 N 沟道 MOS 晶体管 25 至晶体管 29、 电容器 30 和电阻性元件 31 和电阻性元件 32。晶体管 21、 晶体 管 25 和晶体管 27 串联地耦合在外部电源电压 VCC 的线路和地电压 VSS 的线路之间。晶体 管 22 和晶体管 26 串联耦合在外部电源电压 。

19、VCC 的线路和晶体管 27 的漏极 ( 节点 N27) 之 间。晶体管 21 和晶体管 22 的栅极耦合到晶体管 21 的漏极。晶体管 25 至晶体管 27 的栅 极分别接收电压 Vf、 电压 Vbgr 和电压 Vn1。 0034 晶体管 21、 晶体管 22 和晶体管 25 至晶体管 27 构成差分放大器 33， 该放大器 33 用于比较电压Vf和电压Vbgr， 并且向晶体管22和晶体管26之间的输出节点N22输出与比 较结果相应水平的信号。晶体管 27 用作恒流源， 该电流源用于传递与偏置电压 Vn1 相应水 平的恒定电流。即使在外部电源电压 VCC 波动的情况下， 流入晶体管 27 中。

20、的电流， 即用于 差分放大器 33 的驱动电流， 也保持恒定不变。 0035 作为输出晶体管的 P 沟道 MOS 晶体管 24 耦合在外部电源电压 VCC 的线路和输出 节点 N24 之间， 并且它的栅极接收差分放大器 33 的输出信号。电阻性元件 31 和电阻性元 件 32 耦合在输出节点 N24 和地电压 VSS 的线路之间。在电阻性元件 31 和电阻性元件 32 之间的节点 N31 的电压 Vf 反馈回到差分放大器 33 中的晶体管 25 的栅极。 0036 差分放大器 33 控制晶体管 24， 以使得电压 Vf 与恒定电压 Vbgr 相符。当将电阻 性元件 31 和电阻性元件 32 的。

21、电阻值设定为 R1 和 R2 时， 输出节点 N24 的电压， 即参考电压 VR1， 被维持在 Vbgr(R1+R2)/R2。 0037 晶体管 23、 晶体管 28 和晶体管 29 串联地耦合在外部电源电压 VCC 的线路和地电 压 VSS 的线路之间。晶体管 23、 晶体管 28 和晶体管 29 的栅极分别接收电压 Vp1、 电压 Vbgr 和电压 Vn1。晶体管 23 和晶体管 28 的漏极耦合到节点 N22。电容器 30 耦合在晶体管 28 和晶体管 29 之间的节点 N28 和输出节点 N24 之间。通过晶体管 23、 晶体管 28 和晶体管 29 以及电容器 30 构成了一个 Ah。

22、uja 相位补偿电路 34， 该相位补偿电路 34 用于实现参考电压 说 明 书 CN 102385404 A CN 102385423 A4/8 页 6 产生电路 4 的相位补偿。 0038 再次地参照图1， 向电流缓冲器5、 电压缓冲器6和调节器RB 1至RB3中的每一个， 给出控制信号 LP。控制信号 LP 是这样的一种信号 ： 在高速操作模式它被设定为 “低” 电平， 以此作为激活电平 ； 在低速操作模式它被设定为 “高” 电平， 以此作为去激活电平。 0039 在控制信号 LP 处在 “低” 电平的情况下， 激活电流缓冲器 5， 并且电流缓冲器 5 基 于偏置电压Vn1产生偏置电压V。

23、n2， 该偏置电压Vn2用于向N沟道MOS晶体管传递与恒定电 流 Ic 相应水平的电流。当控制信号 LP 处在 “高” 电平时， 使得电流缓冲器 5 去激活。 0040 如图 4 所示， 电流缓冲器 5 包括 ： P 沟道 MOS 晶体管 41 至晶体管 44 和 N 沟道 MOS 晶体管 45 至晶体管 47。晶体管 41、 晶体管 43 和晶体管 45 串联地耦合在外部电源电压 VCC 的线路和地电压 VSS 的线路之间。晶体管 42、 晶体管 44 和晶体管 46 串联地耦合在外部电 源电压 VCC 的线路和地电压 VSS 的线路之间。晶体管 41 和晶体管 42 的栅极耦合到晶体管 4。

24、1 的漏极。晶体管 46 的栅极耦合到晶体管 46 的漏极 ( 输出节点 N46)。晶体管 47 耦合在 输出节点 N46 和地电压 VSS 的线路之间。晶体管 43、 晶体管 44 和晶体管 47 的栅极接收控 制信号 LP。晶体管 45 的栅极接收偏置电压 Vn1。在输出节点 N46 处， 出现偏置电压 Vn2。 0041 在控制信号 LP 处在作为激活电平的 “低” 电平的情况下， 晶体管 43 和晶体管 44 导 通， 晶体管 47 不导通， 并且电流缓冲器 5 被激活。晶体管 41、 晶体管 43 和晶体管 45 是串联 耦合的， 晶体管 42、 晶体管 44 和晶体管 46 是串联。

25、耦合的， 并且晶体管 41 和晶体管 42 构成 一个电流镜电路， 从而使得与偏置电压 Vn1 相应水平的电流在晶体管 41 至晶体管 46 中流 动。因此， 偏置电压 Vn2 变成了与偏置电压 Vn1 相应水平的电压。 0042 在控制信号 LP 设定为作为去激活电平的 “高” 电平的情况下， 晶体管 43 和晶体管 44 变为不导通， 晶体管 47 变为导通， 中断了从外部电源电压 VCC 的线路流向地电压 VSS 的 线路的电流， 并且偏置电压 Vn2 变成 0 伏。 0043 电流镜是由电流源 2 中的 N 沟道 MOS 晶体管 14 和电流缓冲器 5 中的 N 沟道 MOS 晶体管 。

26、45 构成的。当将晶体管 14 和晶体管 45 之间的镜像比 ( 晶体管尺寸之比 ) 设定为 Sn， 并且将晶体管 41 和晶体管 42 之间的镜像比设定为 Sp 时， 电流缓冲器 5 的输出电流变 成电流源 2 的恒定电流 Ic 的 SnSp 倍， 并且电流缓冲器 5 的输出阻抗变为电流源 2 的输 出阻抗的 1/(SnSp) 倍。 0044 再次参照图 1， 当控制信号 LP 处在 “低” 电平时， 电压缓冲器 6 被激活、 基于偏置电 压 Vn1 和偏置电压 Vp1 进行操作并且基于参考电压 VR1 产生参考电压 VR2。当控制信号 LP 处在 “高” 电平时， 使电压缓冲器 6 去激活。

27、。 0045 如图 5 所示， 电压缓冲器 6 包括 ： P 沟道 MOS 晶体管 51 至晶体管 55、 N 沟道 MOS 晶 体管 56 至晶体管 63、 反相器 64 和电容器 65。控制信号 LP 由反相器 64 进行反相。晶体管 51、 晶体管 56、 晶体管 58 和晶体管 59 串联地耦合在外部电源电压 VCC 的线路和地电压 VSS 的线路之间。晶体管 52 和晶体管 57 串联地耦合在外部电源电压 VCC 的线路和晶体管 58 的漏极 ( 节点 N58) 之间。晶体管 51 和晶体管 52 的栅极耦合到晶体管 51 的漏极。晶体管 56、 晶体管 57 和晶体管 59 的栅极。

28、分别接收电压 VR2、 电压 VR1 和电压 Vn1。晶体管 58 的栅 极接收反相器 64 的输出信号。 0046 晶体管51、 晶体管52和晶体管56至晶体管59构成差分放大器66， 在控制信号LP 处在 “低” 电平的情况下， 所述差分放大器 66 被激活， 其比较电压 VR1 和电压 VR2， 并且向晶 说 明 书 CN 102385404 A CN 102385423 A5/8 页 7 体管 52 和晶体管 57 之间的节点 N52 输出与所述比较结果相应水平的信号。晶体管 59 用 作恒流源， 该恒流源用于传递与偏置电压 Vn1 相应水平的恒定电流。即使在外部电源电压 VCC 波动。

29、的情况下， 在晶体管 59 中流动的电流， 即差分放大器 66 的驱动电流， 也保持不变。 在控制信号 LP 处在 “高” 电平的情况下， 晶体管 58 变成不导通， 并且使差分放大器 66 去激 活。 0047 P 沟道 MOS 晶体管 53 耦合在外部电源电压 VCC 的线路和差分放大器 66 的输出节 点 N52 之间， 并且它的栅极接收反相器 64 的输出信号。在控制信号 LP 设置在作为去激活 电平的 “高” 电平的情况下， 晶体管 53 变成导通， 并输出节点 N52 被固定到 “高” 电平。在 控制信号 LP 设置在作为激活电平的 “低” 电平的情况下， 晶体管 53 变成不导通。

30、。 0048 作为输出晶体管的 P 沟道 MOS 晶体管 55 耦合在外部电源电压 VCC 的线路和输出 节点 N55 之间， 并且它的栅极接收差分放大器 66 的输出信号。N 沟道 MOS 晶体管 63 耦合在 输出节点 N55 和地电压 VSS 的线路之间， 并且它的栅极接收偏置电压 Vn1。晶体管 63 将与 恒定电流 Ic 相应水平的电流从输出节点 N55 传递至地电压 VSS 的线路。在输出节点 N55 处的电压 VR2 反馈回到差分放大器 66 的晶体管 56 的栅极。 0049 在控制信号 LP 处在作为激活电平的 “低” 电平的情况下， 差分放大器 66 控制晶体 管 55， 。

31、从而使得参考电压 VR2 与参考电压 VR1 相符。结果， 将参考电压 VR2 维持在参考电 压 VR1。在控制信号 LP 处在作为去激活电平的 “高” 电平的情况下， 晶体管 55 被固定在不 导通状态， 输出节点 N55 经由作为恒流源的晶体管 63 耦合到地电压 VSS 的线路， 并且参考 电压 VR2 下降到地电压 VSS。 0050 晶体管54和晶体管60至晶体管62串联地耦合在外部电源电压VCC的线路和地电 压 VSS 的线路之间。晶体管 54、 晶体管 60 和晶体管 62 的栅极分别接收电压 Vp1、 电压 VR1 和电压 Vn1。晶体管 61 的栅极接收反相器 64 的输出信。

32、号。晶体管 54 和晶体管 60 的漏极 耦合到输出节点 N52。电容器 65 耦合在晶体管 69 和晶体管 61 之间的节点 N60 与节点 N55 之间。通过晶体管 54、 晶体管 60、 晶体管 61 和晶体管 62 以及电容器 65 构成了 Ahuja 相位 补偿电路 67， 该相位补偿电路 67 用于实现电压缓冲器 6 的相位补偿。 0051 在控制信号 LP 处在作为激活电平的 “低” 电平的情况下， 晶体管 61 导通， 并且激 活 Ahuja 相位补偿电路 67。在控制信号 LP 处在作为去激活电平的 “高” 电平的情况下， 晶 体管 61 变为不导通， 并且 Ahuja 相位。

33、补偿电路 67 变为去激活。 0052 现在参照图 1， 调节器 RA1 至 RA3 基于偏置电压 Vn1 进行操作， 并且基于参考电压 VR1 产生内部电源电压 VDD1 至 VDD3。调节器 RA1 至 RA3 总是激活的。调节器 RA1 至 RA3 的电流驱动能力 ( 最大输出电流 ) 小于调节器 RB1 至 RB3 的电流驱动能力。 0053 图 6 是电路图， 示出了与图 5 相比的调节器 RA1 的配置。参照图 6， 调节器 RA1 与 图 5 的电压缓冲器 6 相比的不同点在于 ： 没有提供晶体管 53、 晶体管 58 和晶体管 61 以及 反相器 64， 增加了 P 沟道 MO。

34、S 晶体管 71 和 N 沟道 MOS 晶体管 72， 并且输出节点 N55 耦合到 内部电路块 B1。由于没有提供晶体管 53、 晶体管 58 和晶体管 61 以及反相器 64， 所以调节 器 RA1 总是激活的。 0054 晶体管 71 和晶体管 72 串联地耦合在外部电源电压 VCC 的线路和地电压 VSS 的线 路之间。晶体管 71 和晶体管 54 的栅极耦合到晶体管 71 的漏极。晶体管 72 的栅极接收偏 置电压 Vn1。在晶体管 71 和晶体管 72 中， 流动有与偏置电压 Vn1 相应水平的电流， 并且在 说 明 书 CN 102385404 A CN 102385423 A6。

35、/8 页 8 晶体管 71 的栅极处产生偏置电压 Vp1。 0055 差分放大器66控制晶体管55， 从而使得内部电源电压VDD1与参考电压VR1相符。 结果， 将内部电源电压VDD1维持在参考电压VR1。 用于对调节器RA1实现相位补偿的Ahuja 相位补偿电路 67 是由晶体管 54、 晶体管 60 和晶体管 62 以及电容器 65 构成的。由于调节 器 RA2 和调节器 RA3 中的每个都与调节器 RA1 具有相同的结构， 所以不再重复对其描述。 0056 再次参照图 1， 调节器 RB1 至 RB3 基于偏置电压 Vn2 进行操作， 并且基于参考电压 Vn2 产生内部电源电压 VDD1。

36、 至 VDD3。在控制信号 LP 处在作为激活电平的 “低” 电平的情 况下， 使调节器 RB 1 至 RB3 激活， 并且在控制信号 LP 处在作为去激活电平的 “高” 电平的 情况下， 使调节器 RB1 至 RB3 去激活。调节器 RB1 至 RB3 的电流驱动能力高于调节器 RA1 至 RA3 的电流驱动能力。 0057 图 7 是电路图， 示出了与图 5 相比的调节器 RB1 的配置。参照图 7， 调节器 RB1 与 图 5 的电压缓冲器 6 相比的不同点在于 ： 引入参考电压 VR2 来代替参考电压 VR1， 增加了 P 沟道 MOS 晶体管 71 和 N 沟道 MOS 晶体管 72。

37、， 用 P 沟道 MOS 晶体管 73 代替 P 沟道 MOS 晶体 管 55， 并且输出节点 N55 耦合到内部电路块 B 1。 0058 晶体管 71 和晶体管 72 串联地耦合在外部电源电压 VCC 的线路和地电压 VSS 的线 路之间。晶体管 71 和晶体管 54 的栅极耦合到晶体管 71 的漏极。晶体管 72 的栅极接收偏 置电压 Vn2。在晶体管 71 和晶体管 72 中， 流动有与偏置电压 Vn2 相应水平的电流， 并且在 晶体管 71 的栅极处产生偏置电压 Vp2。 0059 晶体管 73 的电流驱动能力 ( 尺寸 ) 大于晶体管 55 的电流驱动能力 ( 尺寸 )。因 此， 。

38、调节器 RB1 的电流驱动能力高于调节器 RA1 的电流驱动能力。 0060 在控制信号 LP 处在作为激活电平的 “低” 电平的情况下， 差分放大器 66 控制晶体 管 73， 从而使得内部电源电压 VDD1 与参考电压 VR2 相符。结果， 将内部电源电压 VDD1 维持 在参考电压 VR2。在控制信号 LP 处在作为去激活电平的 “高” 电平的情况下， 晶体管 73 被 固定在不导通状态， 并且输出节点 N55 经由作为恒流源的晶体管 63 耦合到地电压 VSS 的线 路。由于调节器 RB2 和调节器 RB3 中的每个都具有与调节器 RB1 相同的结构， 所以不重复 对其进行描述。 00。

39、61 再一次参照图 1， 内部电路块 B1 至 B3 分别是由内部电源电压 VDD1 至 VDD3 驱动 的。内部电路块 B1 至 B3 中的每个都执行高速操作模式和低速操作模式。 0062 接下来， 将简单描述半导体芯片的操作。当提供外部电源电压 VCC 时， 通过电流源 2 产生偏置电压 Vp1 和偏置电压 Vn1， 并且偏置电压 Vp1 和偏置电压 Vn1 被提供给 BGR 电压 源 3、 参考电压产生电路 4 和电压缓冲器 6。偏置电压 Vn1 进一步被提供给电流缓冲器 5 和 调节器 RA1 至 RA3。 0063 因此， 恒定电压 Vbgr 通过 BGR 电压源 3 产生， 参考电。

40、压 VR1 通过参考电压产生电 路 4 产生， 并且内部电源电压 VDD1 至 VDD3 分别通过调节器 RA1 至 RA3 产生。在控制信号 LP 处在作为去激活电平的 “高” 电平的情况下， 内部电路块 B1 至 B3 由具有小的电流驱动能 力的调节器 RA1 至 RA3 驱动， 并且这些内部电路块 B1 至 B3 执行低速操作模式。 0064 在控制信号 LP 设定在作为激活电平的 “低” 电平的情况下， 电流缓冲器 5、 电压缓 冲器 6 和调节器 RB1 至 RB3 被激活。偏置电压 Vn2 通过电流缓冲器 5 产生、 偏置电压 VR2 通过电压缓冲器 6 产生、 并且内部电源电压 。

41、VDD1 至 VDD3 分别通过调节器 RB1 至 RB3 产生。 说 明 书 CN 102385404 A CN 102385423 A7/8 页 9 内部电路块 B1 至 B3 由具有小的电流驱动能力的调节器 RA1 至 RA3 以及具有大的电流驱动 能力的调节器 RB1 至 RB3 来驱动， 并且内部电路块 B1 至 B3 执行高速操作模式。 0065 在这个实施例中， 电流缓冲器 5 提供在电流源 2 和调节器 RB1 至 RB3 之间， 电压缓 冲器 6 提供在参考电压产生电路 4 和调节器 RB1 至 RB3 之间， 并且在低速操作模式中， 使缓 冲器 5 和缓冲器 6 以及调节器。

42、 RB1 至 RB3 去激活。因此， 参考电压 VR2 和偏置电压 Vn2 中 的噪声受到了抑制， 并且可以减小消耗电流。 0066 下面描述这个实施例的各种不同的修改。在图 8 的修改中， 用参考电压产生电路 4A 替换参考电压产生电路 4。参考电压产生电路 4A 是通过从参考电压产生电路 4 中去除 晶体管 23、 晶体管 28 和晶体管 29 而获得的。电容器 30 耦合在节点 N22 和节点 N24 之间。 在所述修改中， 相位补偿仅通过电容器 30 实现， 而没有使用偏置电压 Vp1， 因此结构可以简 化。 0067 在图 9 的修改中， 用电压缓冲器 6A 替换电压缓冲器 6。电压。

43、缓冲器 6A 是通过从 电压缓冲器 6 中去除晶体管 54 和晶体管 60 至晶体管 62 而获得的。电容器 65 耦合在节点 N52和N55之间。 在所述修改中， 相位补偿仅通过电容器65实现， 而没有使用偏置电压Vp1， 因此结构可以简化。 0068 在图 10 的修改中， 用调节器 RA1A 替换调节器 RA1。调节器 RA1A 是通过从调节器 RA1中去除晶体管54、 晶体管60、 晶体管62、 晶体管71和晶体管72而获得的。 电容器65耦 合在节点 N52 和 N55 之间。调节器 RA2 和调节器 RA3 中的每个的结构也进行与调节器 RA1 类似的变化。在所述修改中， 相位补偿。

44、仅通过电容器 65 实现， 而没有使用偏置电压 Vp1， 因 此结构可以简化。 0069 在图 11 的修改中， 用调节器 RB1A 替换调节器 RB1。调节器 RB1A 是通过从调节器 RB1 中去除晶体管 54、 晶体管 60 至晶体管 62、 晶体管 71 和晶体管 72 获得的。电容器 65 耦 合在节点 N52 和 N55 之间。调节器 RB2 和 RB3 中的每个的结构也进行与调节器 RB1 类似的 变化。在所述修改中， 相位补偿仅通过电容器 65 实现， 而没有使用偏置电压 Vp1， 因此结构 可以简化。 0070 在图12的修改中， 用电流源80替换电流源2。 电流源80是通过。

45、将电阻性元件81、 N 沟道 MOS 晶体管 82 和反相器 83 加到电流源 2 中而获得的。电阻性元件 15 和电阻性元件 81 耦合在晶体管 13 的源极和地电压 VSS 的线路之间。晶体管 82 耦合在电阻性元件 15 和 电阻性元件 81 之间的节点 N15 与地电压 VSS 的线路之间。控制信号 LP 通过反相器 83 进 行反相， 并且最终得到的信号被提供给晶体管 82 的栅极。 0071 在控制信号 LP 处在作为激活电平的 “低” 电平的情况下， 晶体管 82 导通， 并且节 点 N15 接地。在这种情况下， 电流源 80 具有与电流源 2 相同的结构。在控制信号 LP 处在。

46、 作为去激活电平的 “高” 电平的情况下， 晶体管 82 变成不导通。在这种情况下， 恒定电流 Ic 的水平下降， 偏置电压 Vn1 下降， 并且偏置电压 Vp1 增加。结果， 在整个半导体芯片中的消 耗电流下降。在这种修改中， 在第一操作模式中的消耗电流可以比所述实施例中的消耗电 流下降得更多。 0072 在图 13 的修改中， 用电流源 90 替换电流源 2。电流源 90 是通过将 P 沟道 MOS 晶 体管 91 和晶体管 92、 N 沟道 MOS 晶体管 93 至晶体管 96 和反相器 97 加到电流源 2 中而获 得的。 晶体管91和晶体管95串联地耦合在外部电源VCC的线路和地电压。

47、VSS的线路之间。 说 明 书 CN 102385404 A CN 102385423 A8/8 页 10 晶体管 92 和晶体管 96 串联地耦合在外部电源 VCC 的线路和地电压 VSS 的线路之间。晶体 管 91 和晶体管 92 的栅极耦合到晶体管 91 的漏极 ( 输出节点 N91)。晶体管 96 的栅极耦合 到它的漏极 ( 输出节点 N92)。在输出节点 N91 和输出节点 N92 出现的电压分别变为偏置电 压 Vp1 和偏置电压 Vn1。 0073 晶体管 93 和晶体管 94 串联地耦合在输出节点 N91 和地电压 VSS 的线路之间。晶 体管 94 和晶体管 95 的栅极耦合到。

48、节点 N12。控制信号 LP 由反相器 97 进行反相， 并且最终 得到的信号被提供给晶体管 93 的栅极。 0074 在控制信号 LP 处在作为激活电平的 “低” 电平的情况下， 晶体管 93 导通， 并且在 晶体管 94 和 95 中流动有与节点 N12 的电压相应水平的电流 I94 和电流 I95。对于晶体管 91、 晶体管92和晶体管96中的每个， 都流动有恒定电流Ic， 恒定电流Ic的水平与在晶体管 94 和晶体管 95 中流动的电流 I94 和电流 I95 之和的电流相应。 0075 在控制信号LP处在作为去激活电平的 “高” 电平的情况下， 晶体管93变为不导通， 并且在晶体管9。

49、5中流动有与节点N 12的电压相应水平的电流I95。 对于晶体管91、 晶体管 92 和晶体管 96 中的每个， 都流动有与在晶体管 95 中流动的电流 I95 相应水平的电流。在 这种情况下， 恒定电流 Ic 的水平下降， 偏置电压 Vn1 下降， 并且偏置电压 Vp1 增加。结果， 在整个半导体芯片中的消耗电流下降。同时在这种修改中， 在低速操作模式中的消耗电流 可以比所述实施例中的消耗电流下降得更多。 0076 应该考虑到， 所公开的实施例是说明性的， 并且在所有方面都不是限制性的。 本发 明的范围不是由前述的说明描述而是由权利要求书限定的。 旨在囊括落入权利要求的界限 和范围内的所有变化。 说 明 书 CN 102385404 A CN 102385423 A1/13 页 11 图 1 说 明 书 附 图 CN 102385404 A CN 102385423 A2/13 页 12 图 2 说 明 书 附 图 CN 102385404 A CN 102385423 A3。