用于存储器单元与其阵列免于遂穿泄漏的操作方法.pdf

本发明公开了一种用于存储器单元与其阵列免于遂穿泄漏的操作方法。一种集成电路包含存储器单元结构，其包含第一单元以及第二单元。第一单元在衬底上包含第一储存结构以及第一栅极。第一栅极在第一储存结构上。第二单元在衬底上包含第二储存结构以及第二栅极。第二栅极在第二储存结构上。第一栅极与第二栅极分离。第一掺杂区域邻近第一单元且耦接至第一源极。第二掺杂区域经组态处于衬底内且邻近第二单元。第二掺杂区域耦接至第二源极。至少一第三掺杂区域处于所述第一单元与所述第二单元之间，其中所述第三掺杂区域为浮动的。

权利要求书
1、  一种集成电路，其特征在于，包括：
存储器单元结构，包含：
第一单元，其在衬底上包含第一储存结构以及第一栅极，所述第一栅极在所述第一储存结构上；
第二单元，其在所述衬底上包含第二储存结构以及第二栅极，所述第二栅极在所述第二储存结构上，所述第一栅极与所述第二栅极分离；
邻近所述第一单元的第一掺杂区域，所述第一掺杂区域耦接至第一源极；
邻近所述第二单元的第二掺杂区域，所述第二掺杂区域耦接至第二源极；以及
至少一第三掺杂区域，其处于所述第一单元与所述第二单元之间，所述第三掺杂区域为浮动的。

2、  根据权利要求1所述的集成电路，其特征在于，所述第三掺杂区域通过将所述第三掺杂区域与浮动来源耦接而为浮动的。

3、  根据权利要求1所述的集成电路，其特征在于，所述第三掺杂区域为浮动的且未耦接至浮动来源。

4、  根据权利要求1所述的集成电路，其特征在于，更包括：
电路单位，其经组态以施加编程偏压配置，包含：
施加第一电压至所述第一掺杂区域；
施加第二电压至所述第二掺杂区域，所述第一电压高于所述第二电压；
施加第三电压至所述第一栅极；
施加第四电压至所述第二栅极；以及
施加第五电压至所述衬底，以此编程所述第一单元。

5、  根据权利要求4所述的集成电路，其特征在于，所述编程偏压配置将第一类型的电荷注入至所述第一单元的所述第一储存结构，且接通所述第一单元以及所述第二单元。

6、  根据权利要求5所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置，包括：
施加第六电压至所述第一掺杂区域；
施加第七电压至所述第一栅极；以及
施加第八电压至所述衬底，以此第二类型的电荷经注入至所述第一储存结构以擦除所述第一单元。

7、  根据权利要求5所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一栅极，以此所述第一类型的电荷自所述第一储存结构移除。

8、  根据权利要求5所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一栅极，以此第二类型的电荷自所述衬底注入至所述第一储存结构。

9、  根据权利要求4所述的集成电路，其特征在于，所述编程偏压配置将第一类型的电荷注入至所述第一单元的所述第一储存结构，且不足以接通所述第一单元。

10、  根据权利要求9所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一栅极，以此第二类型的电荷自所述第一栅极注入至所述第一单元的所述第一储存结构。

11、  根据权利要求9所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；
施加第七电压至所述第一栅极；以及
施加第八电压至所述第一掺杂区域，以此所述第一类型的电荷自所述第一单元的所述第一储存结构移除。

12、  根据权利要求9所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；
施加第七电压至所述第一栅极；以及
施加第八电压至所述第一掺杂区域，以此第二类型的电荷自所述衬底注入至所述第一单元的所述第一储存结构。

13、  根据权利要求4所述的集成电路，其特征在于，所述电路单位进一步经组态以通过至少以下步骤来读取所述第一单元：
施加第六电压至所述第一掺杂区域；
施加第七电压至所述第二掺杂区域，其中所述第七电压高于所述第六电压；
施加第八电压至所述第一栅极；以及
施加第九电压至所述第二栅极以接通所述第二单元。

14、  根据权利要求4所述的集成电路，其特征在于，所述电路单位进一步经组态以通过至少以下步骤来读取所述第一单元：
施加第六电压至所述第一掺杂区域；
施加第七电压至所述第二掺杂区域，其中所述第六电压高于所述第七电压；
施加第八电压至所述第一栅极；以及
施加第九电压至所述第二栅极以接通所述第二单元。

15、  根据权利要求4所述的集成电路，其特征在于，所述多个存储器单元中的每一个能够保持多个信息位，所述电路单位进一步经组态以编程所述存储器单元，直至所述存储器单元的阈值电压在阈值电压目标的预定范围内。

16、  一种集成电路，其特征在于，包括：
存储器阵列，其包含多个单元串行；所述多个单元串行中的每一个安置于第一隔离区域与第二隔离区域之间，所述多个单元串行中的每一个包含多个单元对，所述单元对中的每一个包含第一单元以及第二单元，所述第一单元在衬底上包含第一储存结构以及第一栅极，所述第一栅极在所述第一储存结构上；所述第二单元在所述衬底上包含第二储存结构以及第二栅极，所述第二栅极在所述第二储存结构上，所述第一栅极与所述第二栅极分离；第一掺杂区域邻近所述第一单元，第二掺杂区域邻近所述第二单元；以及
至少一第三掺杂区域，其处于所述第一单元与所述第二单元之间，所述第三掺杂区域为浮动的；
与所述第一掺杂区域耦接的第一位线，所述第一位线与邻接所述第一以及所述第二隔离区域中的一个的另一单元串行共享；以及
与所述第二掺杂区域耦接的第二位线，所述第二位线与邻接所述第一以及所述第二隔离区域中的另一个的另一单元串行共享。

17、  根据权利要求16所述的集成电路，其特征在于，所述第三掺杂区域通过将所述第三掺杂区域与浮动来源耦接而为浮动的。

18、  根据权利要求16所述的集成电路，其特征在于，所述第三掺杂区域为浮动的且未耦接至浮动来源。

19、  根据权利要求16所述的集成电路，其特征在于，所述存储器阵列更包括：
第一全域位线，其经由第一开关而与所述第一位线耦接；第二全域位线，其经由第二开关而与所述第二位线耦接；以及
多个字线，其包含与所述第一栅极耦接的第一字线以及与所述第二栅极耦接的第二字线。

20、  根据权利要求19所述的集成电路，其特征在于，所述第一全域位线与第三位线耦接，所述第三位线与所述第一位线间隔三个位线。

21、  根据权利要求16所述的集成电路，其特征在于，更包括：
电路单位，其经组态以施加偏压配置来编程所述第一单元，所述偏压配置包含：
施加第一电压至所述第一全域位线；
接通所述第一开关；
施加第二电压至所述第二全域位线，所述第一电压高于所述第二电压；
接通所述第二开关；
施加第三电压至所述第一字线；
施加第四电压至所述第二字线；以及
施加第五电压至所述衬底。

22、  根据权利要求21所述的集成电路，其特征在于，所述偏压配置将第一类型的电荷注入至所述第一单元的所述第一储存结构，且接通所述第一单元以及所述第二单元。

23、  根据权利要求22所述的集成电路，其特征在于，所述电路进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述第一全域位线；
接通所述第一开关；
施加第七电压至所述第一字线；以及
施加第八电压至所述衬底，以此第二类型的电荷经注入至所述第一储存结构以擦除所述第一单元。

24、  根据权利要求22所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一字线，以此所述第一类型的电荷自所述第一储存结构移除。

25、  根据权利要求22所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一字线，以此第二类型的电荷自所述衬底注入至所述第一储存结构。

26、  根据权利要求21所述的集成电路，其特征在于，所述偏压配置将第一类型的电荷注入至所述第一单元的所述第一储存结构，且不足以接通所述第一单元。

27、  根据权利要求21所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一字线，以此第二类型的电荷自所述第一栅极注入至所述第一单元的所述第一储存结构。

28、  根据权利要求26所述的集成电路，其特征在于，所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；
施加第七电压至所述第一字线；
施加第八电压至所述第一全域位线；以及
接通所述第一开关，以此第二类型的电荷自所述衬底注入至所述第一单元的所述第一储存结构。

29、  根据权利要求26所述的集成电路，其特征在于，所述电路进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一字线；
施加第八电压至所述第一全域位线；
接通所述第一开关，以此所述第一类型的电荷自所述第一储存结构移除。

30、  根据权利要求16所述的集成电路，其特征在于，所述电路单位进一步经配置以通过至少以下步骤来读取所述第一单元：
施加第六电压至所述第一全域位线；
接通所述第一开关；
施加第七电压至所述第二全域位线，其中所述第七电压高于所述第六电压；
接通所述第二开关；
施加第八电压至所述第一字线；以及
施加第九电压至所述第二字线以接通所述第二单元。

31、  根据权利要求16所述的集成电路，其特征在于，所述电路单位进一步经组态以通过至少以下步骤来读取所述第一单元：
施加第六电压至所述第一全域位线；
接通所述第一开关；
施加第七电压至所述第二全域位线，其中所述第六电压高于所述第七电压；
接通所述第二开关；
施加第八电压至所述第一字线；以及
施加第九电压至所述第二字线以接通所述第二单元。

32、  根据权利要求16所述的集成电路，其特征在于，所述多个单元中的每一个能够保持多个信息位，所述电路单位进一步经组态以编程所述单元，直至所述存储器单元的阈值电压在阈值电压目标的预定范围内。

33、  一种集成电路，其特征在于，包括：
存储器阵列，其包含多个单元串行，所述多个单元串行中的每一个安置于第一隔离区域与第二隔离区域之间，所述多个单元串行中的每一个包含多个单元对，所述单元对中的每一个包含第一单元以及第二单元，所述第一单元在衬底上包含第一储存结构以及第一栅极，所述第一栅极在所述第一储存结构上；所述第二单元在所述衬底上包含第二储存结构以及第二栅极，所述第二栅极在所述第二储存结构上，所述第一栅极与所述第二栅极分离；第一掺杂区域邻近所述第一单元，第二掺杂区域邻近所述第二单元；以及至少一第三掺杂区域，其处于所述第一单元与所述第二单元之间，所述第三掺杂区域为浮动的；第一位线，其与所述第一掺杂区域耦接；第二位线，其与所述第二掺杂区域耦接，其中所述第一以及第二位线未与其它单元串行共享。

34、  根据权利要求33所述的集成电路，其特征在于，所述第三掺杂区域通过将所述第三掺杂区域与浮动来源耦接而为浮动的。

35、  根据权利要求33所述的集成电路，其特征在于，所述第三掺杂区域为浮动的且未耦接至浮动来源。

36、  根据权利要求33所述的集成电路，其特征在于，所述存储器阵列更包括：
第一全域位线，其经由第一开关而与所述第一位线耦接；第二全域位线，其经由第二开关而与所述第二位线耦接；以及
多个字线，其包含与所述第一栅极耦接的第一字线以及与所述第二栅极耦接的第二字线。

37、  根据权利要求33所述的集成电路，其特征在于，更包括：
电路单位，其经组态以施加偏压配置来编程所述第一单元，所述偏压配置包含：
施加第一电压至所述第一全域位线；
接通所述第一开关；
施加第二电压至所述第二全域位线，所述第一电压高于所述第二电压；
接通所述第二开关；
施加第三电压至所述第一字线；
施加第四电压至所述第二字线；以及
施加第五电压至所述衬底。

38、  根据权利要求37所述的集成电路，其中所述偏压配置在接通所述第一单元以及所述第二单元的同时将第一类型的电荷注入至所述第一单元的所述第一储存结构。

39、  根据权利要求38所述的集成电路，其中所述偏压配置更包括：
施加第六电压至所述第一全域位线；
接通所述第一开关；
施加第七电压至所述第一字线；以及
施加第八电压至所述衬底，以此第二类型的电荷经注入至所述第一储存结构以擦除所述第一单元。

40、  根据权利要求38所述的集成电路，其中所述偏压配置更包括：
施加第六电压至所述第一字线；以及
施加第七电压至所述衬底，以此所述第一类型的电荷自所述第一储存结构移除。

41、  根据权利要求38所述的集成电路，其中所述电路单位进一步经组态以施加擦除偏压配置，包括：
施加第六电压至所述衬底；
施加第七电压至所述第一字线；
以此第二类型的电荷自所述衬底注入至所述第一储存结构以擦除所述第一单元。

42、  根据权利要求37所述的集成电路，其中所述偏压配置将第一类型的电荷注入至所述第一单元的所述第一储存结构，且不足以接通所述第一单元。

43、  根据权利要求42所述的集成电路，其中所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；以及
施加第七电压至所述第一字线，以此第二类型的电荷自所述第一栅极注入至所述第一单元的所述第一储存结构。

44、  根据权利要求42所述的集成电路，其中所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；
施加第七电压至所述第一字线；
施加第八电压至所述第一全域位线；以及
接通所述第一开关，以此第二类型的电荷自所述衬底注入至所述第一单元的所述第一储存结构。

45、  根据权利要求42所述的集成电路，其中所述电路单位进一步经组态以施加擦除偏压配置来擦除所述第一单元，包括：
施加第六电压至所述衬底；
施加第七电压至所述第一字线；
施加第八电压至所述第一全域位线；以及
接通所述第一开关，以此所述第一类型的电荷自所述第一储存结构移除。

46、  根据权利要求37所述的集成电路，其中所述电路单位进一步经组态以通过至少以下步骤来读取所述第一单元：
施加第六电压至所述第一全域位线；
接通所述第一开关；
施加第七电压至所述第二全域位线，其中所述第七电压高于所述第六电压；
接通所述第二开关；
施加第八电压至所述第一字线；以及
施加第九电压至所述第二字线以接通所述第二单元。

47、  根据权利要求37所述的集成电路，其中所述电路单位进一步经组态以通过至少以下步骤来读取所述第一单元：
施加第六电压至所述第一全域位线；
接通所述第一开关；
施加第七电压至所述第二全域位线，其中所述第六电压高于所述第七电压；
接通所述第二开关；
施加第八电压至所述第一字线；以及
施加第九电压至所述第二字线以接通所述第二单元。

48、  根据权利要求33所述的集成电路，其中所述多个单元中的每一个能够保持多个信息位，所述电路单位进一步经组态以编程所述单元，直至所述存储器单元的阈值电压在阈值电压目标的预定范围内。

说明书用于存储器单元与其阵列免于遂穿泄漏的操作方法
技术领域
本发明是关于半导体结构以及用于形成且操作半导体结构的方法，且更具体言之，是关于快闪单元(flash cell)结构、阵列结构以及用于操作快闪阵列(flash array)结构的方法。
背景技术
非易失性存储器(Non-volatile memory，NVM)指代即使在电力供应自含有NVM单元的装置移除的情况下能够持续储存信息的半导体存储器。NVM包含掩模只读存储器(Mask Read-Only Memory，屏蔽ROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，EEPROM)以及闪存。非易失性存储器广泛地用于半导体工业中，且其为经开发以防止损失编程数据的一种存储器。通常，非易失性存储器可基于装置的最终使用需求来经编程、读取及/或擦除，且编程数据可经储存长的时间周期。
图1为传统EEPROM单元结构的截面图。在图1中，选择晶体管110邻近存储器单元120以构成单元单位(cell unit)。选择晶体管110具有形成于衬底100内的源极101以及共同源极(common source)103。栅极氧化层111以及选择栅极113形成于衬底100上。存储器单元120具有共同源极103以及漏极105。隧穿氧化层(Tunneling oxide layer)121、浮动栅极122、氧化层123/氮化层124/氧化层125(ONO)以与栅极126依序形成于衬底100上。选择晶体管110经组态以控制存储器单元120的操作。
在传统通道热电子编程方法中，选择晶体管110接通。源极101接地。漏极105耦接至4～5V电源。8～10V施加至栅极126，使得热电子注入至浮动栅极122中。
在传统源极侧FN擦除方法中，选择晶体管110接通。源极101耦接至5V电源。漏极105为浮动的。-10V施加至栅极126，使得电子自浮动栅极122被拉至共同源极103。
在传统通道FN擦除方法中，源极101为浮动的。衬底100耦接至6～8V电源。漏极105为浮动的。-8V施加至栅极126，使得电子自浮动栅极122被拉至衬底100中。
在传统读取方法中，选择晶体管110接通。源极101接地。漏极105耦接至0.6V电源。5V施加至栅极126以便确定存储器单元120的状态。
在具有所谓的硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)结构的传统存储器单元中，氮化层用作电荷储存层(charge storage layer)(未绘示)。在用于SONOS单元的传统通道热电子编程方法中，选择晶体管接通。源极接地。漏极耦接至5V电源。10V施加至SONOS存储器单元的栅极，使得热电子注入至电荷储存层中。
在用于SONOS单元的传统能带对能带擦除方法中，选择晶体管断开。源极为浮动的。衬底接地。漏极耦接至5V电源。-10V施加至SONOS存储器单元的栅极，使得热空穴注入至电荷储存层中且与所截留电子结合。
在用于SONOS单元的传统读取方法中，选择晶体管接通。源极接地。漏极耦接至0.6V电源。5V施加至SONOS存储器单元的栅极以便确定SONOS存储器单元的状态。
发明内容
有鉴于此，根据本发明的例示性实施例，集成电路包含存储器单元结构。存储器单元结构包含第一单元以及第二单元。第一单元在衬底上包含第一储存结构以及第一栅极，所述第一栅极在所述第一储存结构上。第二单元在所述衬底上包含第二储存结构以及第二栅极，所述第二栅极在所述第二储存结构上，所述第一栅极与所述第二栅极分离。第一掺杂区域邻近第一单元且耦接至第一源极。第二掺杂区域经组态处于衬底内且邻近第二单元。第二掺杂区域耦接至第二源极。至少一第三掺杂区域处于第一单元与第二单元之间。第三掺杂区域为浮动的。
根据本发明的另一例示性实施例，集成电路包含存储器阵列。存储器阵列包含多个单元串行。多个单元串行中的每一个安置于第一隔离区域与第二隔离区域之间。所述多个单元串行中的每一个包含多个单元对。单元对中的每一个包含第一单元，所述第一单元在衬底上包含第一储存结构以及第一栅极。第一栅极在第一储存结构上。第二单元在衬底上包含第二储存结构以及第二栅极。第二栅极在第二储存结构上。第一栅极与第二栅极分离。第一掺杂区域邻近第一单元。第二掺杂区域邻近第二单元。至少一第三掺杂区域处于所述第一单元与所述第二单元之间，且第三掺杂区域为浮动的。第一位线与第一掺杂区域耦接。第一位线与邻接第一以及第二隔离区域中的一个的另一单元串行共享。第二位线与第二掺杂区域耦接。第二位线与邻接第一以及第二隔离区域中的另一个的另一单元串行共享。
根据本发明的一例示性实施例，集成电路包含存储器阵列。存储器阵列包含多个单元串行。所述多个单元串行中的每一个安置于第一隔离区域与第二隔离区域之间。所述多个单元串行中的每一个包含多个单元对。单元对中的每一个包含第一单元，所述第一单元在衬底上包含第一储存结构以及第一栅极。第一栅极在第一储存结构上。第二单元在衬底上包含第二储存结构以及第二栅极。第二栅极在第二储存结构上。第一栅极与第二栅极分离。第一掺杂区域邻近第一单元，第二掺杂区域邻近第二单元；且至少一第三掺杂区域处于第一单元与第二单元之间。第三掺杂区域为浮动的。第一位线与第一掺杂区域耦接。第二位线与第二掺杂区域耦接，其中第一以及第二位线未与其它单元串行共享。
附图说明
以上发明内容以及下文的本发明的详细描述在结合随附图式读取时将得到较佳理解。为了说明本发明，在图式中绘示了目前较佳的实施例。然而，应理解本发明并不限于所绘示的精确配置以手段。
图1为传统EEPROM单元结构的截面图。
图2A为两个例示性闪存单元的示意性截面图。
图2B为两个例示性闪存单元的示意性截面图。
图2C为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。
图2D为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。
图2E为绘示两个未选定例示性存储器单元的例示性偏压的示意图。
图2F为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。
图2G为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。
图2H为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。
图2I为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。
图3A为绘示例示性阵列结构的一部分的示意图。
图3B为绘示用于编程图3A中所示的单元区350的例示性方法的示意图。
图3C为绘示用于擦除图3A中所示的至少一单元区350的例示性方法的示意图。
图3D为绘示用于擦除图3A中所示的至少一单元区350的例示性方法的示意图。
图4A为绘示例示性阵列结构的部分的示意图。
图4B为绘示用于编程图4A中所示的单元区450的例示性方法的示意图。
图4C为绘示用于擦除图4A中所示的至少一单元区450的例示性方法的示意图。
图4D为绘示用于擦除图4A中所示的至少一单元区450的例示性方法的示意图。
图5A为两个例示性闪存单元的示意性截面图。
图5B为两个例示性闪存单元的示意性截面图。
图5C为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。
图5D为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。
图5E为绘示用于抑制两个例示性存储器单元中的一个的编程干扰的例示性方法的示意图。
图5F为绘示两个未选定例示性存储器单元的例示性偏压的示意图。
图5G为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。
图5H为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。
图5I为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。
图5J为绘示用于抑制两个例示性存储器单元中的一个的编程干扰的例示性方法的示意图。
图5K为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。
图6A为绘示例示性阵列结构的部分的示意图。
图6B为绘示用于擦除图6A中所示的至少一单元区350a的例示性方法的示意图。
图6C为绘示用于擦除图6A中所示的至少一单元区350a的例示性方法的示意图。
图6D为绘示用于编程图6A中所示的单元区350a的例示性方法的示意图。
图7A为绘示例示性阵列结构的部分的示意图。
图7B为绘示用于擦除图7A中所示的至少一单元区450a的例示性方法的示意图。
图7C为绘示用于擦除图7A中所示的至少一单元区450a的例示性方法的示意图。
图7D为绘示用于编程图7A中所示的单元区450a的例示性方法的示意图。
应注意随附图式仅说明一些例示性实施例且因此不应被认为限制其范围，因为本发明可承认其它同等有效的实施例。
【主要组件符号说明】
100：衬底
101：源极
103：共同源极
105：漏极
110：选择晶体管
111：栅极氧化层
113：选择栅极
120：存储器单元
121：隧穿氧化层
122：浮动栅极
123：氧化层
124：氮化层
125：氧化层
126：栅极
200、200a：衬底
201、201a、203、203a、205、205a：掺杂区域
210、210a：存储器单元
211、211a：隧穿势垒
213、213a：电荷储存层
215、215a：介电层
217、217a：导电层
220、220a：存储器单元
221、221a：隧穿势垒
223、223a：电荷储存层
225、225a：介电层
227、227a：导电层
230、230a：衬底
231、231a、233、233a、235、235a：掺杂区域
240、240a：存储器单元
241、241a：介电层
242、242a：浮动栅极
243、243a：介电层
244、244a：隧穿层
245、245a：介电层
247、247a：导电层
250、250a：存储器单元
251、251a：介电层
252、252a：浮动栅极
253、253a：介电层
254、254a：隧穿层
255、255a：介电层
257、257a：导电层
300、300a：阵列结构
301-307、301a-307a：单元串行
310、310a：隔离结构
350、350a：单元区
400、400a：阵列结构
401-404、401a-404a：单元串行
410、410a：隔离结构
450、450a：单元区
3011-3018、3011a-3018a：单元
3021-3028、3021a-3028a：单元
3031-3038、3031a-3038a：单元
3043、3043a、3044、3044a：单元
3053、3053a、3054、3054a：单元
3063、3063a、3064、3064a：单元
3111-3119、3111a-3119a：掺杂区域
3121-3129、3121a-3129a：掺杂区域
3131-3139、3131a-3139a：掺杂区域
3153、3153a、3154、3154a、3155、3155a：掺杂区域
4011-4018、4011a-4018a：单元
4021-4028、4021a-4028a：单元
4033、4033a、4034、4034a
4043、4043a、4044、4044a：单元
4111-4119、4111a-4119a：掺杂区域
4121-4129、4121a-4129a：掺杂区域
4143、4143a、4144、4144a、4145、4145a：掺杂区域
BL1-BL8：位线
BLT1-BLT8：位线晶体管
GBL1-GBL4：全域位线
V1-V18：电压
WL1-WL8：字线
具体实施方式
现将详细参考随附图式中所说明的目前例示性实施例。在图式以及描述中使用相同或类似参考数字以指代相同或类似部件。应注意，非图表图式呈极其简化的形式且并未按精确比例绘制。在参考本文的揭露内容时，仅为了方便且清晰起见，相对于随附图式来使用方向术语，诸如顶部、底部、左侧、右侧、上、下、上方、下方、在...之下、背部以及前部。结合以下的图式描述来使用的此等方向术语不应理解为以权利要求范围中未明确陈述的任何方式来限制本发明的范围。尽管本文的解释内容指代某些所说明实施例，但应理解此等实施例通过实例而非通过限制的方式来呈现。
根据本发明的存储器单元以及阵列结构可克服一些操作问题。单元以及阵列结构包含两个邻近单元。在操作所述单元中的一个时，其它单元经组态以用作选择晶体管。两个单元耦接至共同浮动掺杂区域。在共同浮动掺杂区域的情况下，两个单元中的一个的漏极侧至两个单元中的另一个的源极侧之间的长度增加。在增强通道长度的情况下，通过诸如编程(programming)以及读取单元中的一个的操作而发生的遂穿可理想地被避免。
图2A为两个例示性闪存单元的示意性截面图。根据图2A，掺杂区域201、203以及205在衬底200内。举例而言，衬底200可为硅衬底(siliconsubstrate)、III-V族化合物衬底(III-V compound substrate)、硅/锗(silicon/germanium，SiGe)衬底、外延衬底(epi-substrate)、绝缘体上硅(silicon-on-insulator，SOI)衬底、显示器衬底(诸如液晶显示器(liquidcrystal display，LCD))、等离子体显示器、电致发光(electro luminescence，EL)灯显示器或发光二极管(light emitting diode，LED)衬底。掺杂区域201、203以及205可为n型或p型掺杂区域(doped region)。对于n型掺杂区域，掺杂区域201、203以及205可包含诸如砷、磷及/或其它V族元素的掺杂剂。对于p型掺杂区域，掺杂区域201、203以及205可包含诸如硼及/或其它III族元素的掺杂剂(dopants)。在一些实施例中，掺杂区域201、203以及205可通过(例如)注入方法(implantation process)来形成。
再次参看图2A，存储器单元(memory cell)210以及存储器单元220在衬底200上。存储器单元210可包含隧穿势垒(tunneling barrier)211、电荷储存层(charge storage layer)213、介电层(dielectric layer)215以及导电层(conductive layer)217。存储器单元220可包含隧穿势垒221、电荷储存层223、介电层225以及导电层227。隧穿势垒211与221、电荷储存层213与223、介电层215与225以及导电层217与227在衬底200上。在一些实施例中，隧穿势垒211与221可为氧化物势垒及/或由相同方法形成。电荷储存层213与223可为氮化层及/或由相同方法形成。电荷储存层213与223可经组态以储存诸如电子及/或空穴的电荷。介电层215与225可为氧化层及/或由相同方法形成。导电层217与227可为(例如)多晶硅层、非晶硅层、含金属层、硅化钨层、铜层、铝层或其它导电材料层。在一些实施例中，导电层217与227可通过相同方法形成。在一些实施例中，隧穿势垒211与221、电荷储存层213与223、介电层215与225以及导电层217与227可通过化学气相沉积(chemical vapor deposition，CVD)方法、超高真空化学气相沉积(ultra high vacuum chemical vapor deposition，UHVCVD)方法、原子层化学气相沉积(atomic layer chemical vapordeposition，ALCVD)方法、金属有机化学气相沉积(metal organic chemicalvapor deposition，MOCVD)方法或其它CVD方法来形成。
图2B为两个例示性闪存单元的示意性截面图。存储器单元240与250在衬底230上。存储器单元240可包括势垒层244、浮动栅极242、介电层241、243与245以及导电层247。存储器单元250可包括势垒层254、浮动栅极252、介电层251、253与255以及导电层257。在图2B中，衬底230类似于上文结合图2A所描述的衬底200。掺杂区域231、233与235分别类似于上文结合图2A所描述的掺杂区域201、203与205。介电层241、243、245、251、253与255为介电层。在一些实施例中，介电层241、243与245为氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)。在一些实施例中，介电层251、253与255为氧化物/氮化物/氧化物(ONO)。在一些实施例中，导电层247与257可类似于导电层217与227。隧穿层244与254在衬底230上。在一些实施例中，隧穿层244与254可为氧化层。浮动栅极242与252可为(例如)诸如多晶硅层的硅层。浮动栅极242与252可经组态以储存诸如电子及/或空穴的电荷。在一些实施例中，隧穿层244与254、浮动栅极242与252、介电层241、243、245、251、253与255以及导电层247与257可通过化学气相沉积(CVD)方法、超高真空化学气相沉积(UHVCVD)方法、原子层化学气相沉积(ALCVD)方法、金属有机化学气相沉积(MOCVD)方法或其它CVD方法来形成。
图2C为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。参看图2C，电压V1可施加至掺杂区域201，电压V2可施加至单元210的栅极217，掺杂区域203可为浮动的，电压V4可施加至单元220的栅极227，且电压V5可施加至掺杂区域205。在一些实施例中，衬底200可接地。在编程单元220的一些实施例中，电压V5可高于电压V1。电压V2可高于单元210的预定阈值电压，使得电压V2可接通(turnon)单元210。电压V4可为编程电压(programming voltage)。在此组态中，电压V2可接通单元210。诸如电子的电荷可经由浮动掺杂区域203自掺杂区域201流至掺杂区域205。由于电压V4在单元220处的施加，电荷将注入于且截留于电荷储存层223的右侧区域223a处。在一些实施例中，单元210的预定阈值电压可为表示单元210的“0”状态的电压。在一些实施例中，单元210的预定阈值电压可为用于接通编程单元210的电压。举例而言，电压V1可实质上接地，电压V2可为约12V，掺杂区域203可为浮动的，电压V4可为约10V，且电压V5可为约5V。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以达成单元210或单元220的所要编程方法(programming process)。
在一些实施例中，上文结合图2C所描述的编程方法可重复一或多次，以便对单元210及/或220形成多状态。在其它实施例中，单元220可在一些电压高于电压V4及/或V5的情况下经编程一次，使得编程单元220的阈值电压满足若干目标电压的一个电平。因此，单元210及/或220可用于多电平单元(multi-level cells)。
图2D为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。参看图2D，电压V6可施加至掺杂区域231，电压V7可施加至单元240的栅极247，掺杂区域233可为浮动的，电压V9可施加至单元250的栅极257，且电压V10可施加至掺杂区域235。在一些实施例中，衬底230可接地。在编程单元250的一些实施例中，电压V10可高于电压V6。电压V7可高于单元240的预定阈值电压，使得电压V7可接通单元240。电压V9可为编程电压。在此组态中，电压V7可接通单元240。诸如电子的电荷可经由浮动掺杂区域233自掺杂区域231流至掺杂区域235。由于电压V9在单元250处的施加，电荷将注入且截留于浮动栅极252处。在一些实施例中，单元240的预定阈值电压可为表示单元240的“0”状态的电压。在一些实施例中，单元240的预定阈值电压可为用于接通编程单元240的电压。举例而言，电压V6可实质上接地，电压V7可为约12V，掺杂区域233可为浮动的，电压V9可为约10V，且电压V10可为约5V。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以达成单元240或单元250的所要编程方法。
在一些实施例中，上文结合图2D所描述的编程方法可重复一或多次，以便对单元240及/或250形成多状态。在其它实施例中，单元250可在一些电压高于电压V9及/或V10的情况下经编程一次，使得编程单元250的阈值电压满足若干目标电压的一个电平。因此，单元240及/或250可用于多电平单元。
图2E为绘示用于偏压两个未选定例示性存储器单元的例示性方法的示意图。在一些实施例中，单元210与220可为未选定单元。为了防止不当地编程干扰且进一步抑制掺杂区域201与掺杂区域205之间的遂穿电流(punchthrough current)，电压V2与V4可为实质上接地的及/或负偏压。在一些实施例中，施加至电压V2及/或V4的负偏压可期望地防止编程干扰以及遂穿电流。在一些实施例中，电压V1可实质上接地，掺杂区域203可为浮动的，及/或电压V5可为约5V。在浮动掺杂区域203的情况下，掺杂区域201与205之间的长度比掺杂区域203与205之间的长度长。掺杂区域201与205之间的遂穿效应可期望地降低。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地防止单元210及/或单元220的编程干扰。
图2F为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。在一些实施例中，单元210及/或220可经编程，且具有分别截留在电荷储存层213与223中的电荷(例如，电子)。在擦除编程单元210及/或220中的所储存电荷的一些实施例中，衬底200可实质上接地，电压V1可为约5V，电压V2可为-10V，掺杂区域203可为浮动的，电压V4可为-10V，且电压V5可为5V。由于电压V1与V2之间的电压降，热空穴可注入于电荷储存层213中以与所截留电子结合，使得单元210可经擦除。由于电压V4与V5之间的电压降，热空穴可注入于电荷储存层223中以与所截留电子结合，使得单元220可经擦除。因此单元210的阈值电压得以降低。在一些实施例中，此擦除方法可称作能带对能带隧穿引发的热空穴擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元210及/或220。
图2G为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。在一些实施例中，单元240及/或250可经编程，且具有分别截留在浮动栅极242与252中的电荷(例如，电子)。在擦除编程单元240及/或250中的所储存电荷的一些实施例中，衬底230可实质上接地，电压V6可为浮动的，电压V7可为-20V，掺杂区域233可为浮动的，电压V9可为-20V，且电压V10可为浮动的。由于电压V7、V9与衬底230的电压之间的电压降，电子可自浮动栅极242与252排出，使得单元240及/或250可经擦除。因此单元240及/或250的阈值电压得以降低。在一些实施例中，此擦除方法可称作负栅极福勒-诺德哈姆(negate gateFowler-Nordheim，-FN)擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元240及/或250。
图2H为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。在读取单元220的一些实施例中，衬底200可实质上接地，电压V1可高于电压V5，电压V2可经施加高于单元210的预定阈值电压的电压，使得电压V2可接通单元210。电压V4可为感测电压(sense voltage)。在一些实施例中，感测电压可介于单元220的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元220的一些实施例中，电压V4可接通单元220。电子可经由浮动掺杂区域203自掺杂区域205流至掺杂区域201。在具有“0”状态的单元220的一些实施例中，电压V4不可接通单元220。因此电子可能未实质上自掺杂区域205流至掺杂区域201。在读取单元220的一些实施例中，电压V1可为约1.6V，电压V2可为约10V，掺杂区域203可为浮动的，电压V4可介于单元220的“0”状态电压与“1”状态电压之间，且电压V5可实质上接地。
在读取单元210的一些实施例中，衬底200可实质上接地，电压V5可高于电压V1，电压V4可经施加高于单元220的预定阈值电压的电压，使得电压V4可接通单元220。电压V2可为感测电压。在一些实施例中，感测电压可介于单元210的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作反向读取(reverse read)方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元210或220。
图2I为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。在读取单元250的一些实施例中，衬底200可实质上接地，电压V10可高于电压V6，电压V7可经施加高于单元240的预定阈值电压的电压，使得电压V7可接通单元240。电压V9可为感测电压。在一些实施例中，感测电压可介于单元250的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元250的一些实施例中，电压V9可接通单元250。电子可经由浮动掺杂区域233自掺杂区域231流至掺杂区域235。在具有“0”状态的单元250的一些实施例中，电压V9不可接通单元250。因此电子可能未实质上自掺杂区域231流至掺杂区域235。在读取单元250的一些实施例中，电压V6可实质上接地，电压V7可为约8V，掺杂区域233可为浮动的，电压V9可介于单元250的“0”状态电压与“1”状态电压之间，且电压V10可为约0.6V。
在读取单元240的一些实施例中，衬底200可实质上接地，电压V6可高于电压V10，电压V9可经施加高于单元250的预定阈值电压的电压，使得电压V9可接通单元250。电压V7可为感测电压。在一些实施例中，感测电压可介于单元240的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作正向读取(forward read)方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元240或250。
图3A为绘示例示性阵列结构的部分的示意图。在一些实施例中，存储器阵列(memory array)结构包括多个平行单元串行(paralel series ofcells)以及实质上平行于所述多个平行单元串行的多个位线(bit lines)。在一些实施例中，至少一隔离结构(isolation structure)310经组态于相邻平行的单元串行之间。多个平行单元串行中的每一个可经组态于所述多个位线中的两者之间。所述多个平行单元串行可包括经组态于第2m-1单元串行与第2m+1单元串行之间的第2m单元串行。第2m单元串行可包括耦接至第2m+1位线的第4n+1掺杂区域，第2m+1位线亦分别耦接至第2m+1单元串行的第4n+1掺杂区域。第2m单元串行可包括第4n+2与第4n+4掺杂区域，所述掺杂区域为浮动的(未耦接至任何互连)。第2m单元串行可包括耦接至第2m位线的第4n+3掺杂区域，第2m位线亦分别耦接至第2m-1单元串行的第4n+3掺杂区域，其中m与n为整数。第一字线可耦接至所述多个平行单元串行的多个第一单元。第二字线可耦接至所述多个单元串行的多个第二单元，等等。在一些实施例中，阵列结构300的单元可为上文结合图2A与2B描述的单元210、220、240及/或250。
再次参看图3A，在一些实施例中，例如，阵列结构300可包含平行的单元串行301-307与位线(bit lines)BL1-BL8。单元串行301-303可分别包含单元3011-3018、3021-3028以及3031-3038。单元串行301-303可分别包含掺杂区域3111-3119、3121-3129以及3131-3139。字线(word lines)WL1-WL8可经组态而实质上垂直于位线BL1-BL8。字线WL1可耦接至平行单元串行301-307的第一单元。字线WL2可耦接至平行单元串行301-307的第二单元。对于单元串行302，掺杂区域3121、3125以及3129可分别耦接至掺杂区域3131、3135以及3139。掺杂区域3123与3127可分别耦接至掺杂区域3113与3117。掺杂区域3122、3124、3126以及3128可为浮动的。
在一些实施例中，位线BL1-BL8可分别耦接至位线晶体管或开关BLT1-BLT8。在一些实施例中，位线BL1与BL5可耦接至全域位线(globalbit line)GBL1(其耦接至电压源V11)。位线BL2与BL6可耦接至全域位线GBL2(其耦接至电压源V12)。位线BL3与BL7可耦接至全域位线GBL3(其耦接至电压源V13)。位线BL4与BL8可耦接至全域位线GBL4(其耦接至电压源V14)。在一些实施例中，位线晶体管BLT1-BLT8可经组态以控制电压V11-V14至位线BL1-BL8的施加。
图3B为绘示用于编程图3A中所示的单元区350的例示性方法的示意图。在编程单元3053的一些实施例中，位线晶体管BLT5与BLT6(绘示于图3A中)可接通。耦接至掺杂区域3153的电压V12可高于耦接至掺杂区域3155的电压V11。在一些实施例中，位线BL4及/或BL7可为浮动的。施加至字线WL4的电压可高于单元3054的预定阈值电压，使得字线WL4的电压可接通单元3054。施加至字线WL3的电压可为编程电压。在此组态中，字线WL4的电压可接通单元3054。诸如电子的电荷可经由浮动掺杂区域3154自掺杂区域3155流至掺杂区域3153。由于字线WL3的电压在单元3053处的施加，电荷将注入且截留于单元3053的电荷储存层或浮动栅极。在一些实施例中，单元3054的预定阈值电压可为表示单元3054的“0”状态的电压。在一些实施例中，单元3054的预定阈值电压可为用于接通编程单元3054的电压。举例而言，位线BL5可实质上接地，字线WL3的电压可为约10V，掺杂区域3154可为浮动的，字线WL4的电压可为约12V，且位线BL6可为约5V。在一些实施例中，编程方法可称作通道热电子编程方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以达成阵列结构300的单元的所要编程方法。
在一些实施例中，上文结合图3B所描述的编程方法可重复一或多次，以便对单元阵列结构300的单元形成多状态。
图3C为绘示用于擦除图3A中所示的至少一单元区350的例示性方法的示意图。对于具有上文结合图2A所描述的单元结构210与220的实施例，单元3053及/或3054可经编程且具有截留于电荷储存层中的电荷(例如，电子)。在擦除编程单元3053及/或3054中的所储存电荷的一些实施例中，阵列结构300的衬底可实质上接地。位线晶体管(bit line transistors)BLT5与BLT6(绘示于图3A中)可接通。位线BL5可为约5V，字线WL3的电压可为约-10V，掺杂区域3154可为浮动的，字线WL4的电压可为约-10V，且位线BL6可为5V。由于位线BL6与字线WL3的电压之间的电压降，热空穴可注入于单元3053的电荷储存层中以与所截留电子结合，使得单元3053可经擦除。由于位线BL5与字线WL4的电压之间的电压降，热空穴可注入于单元3054的电荷储存层中以与所截留电子结合，使得单元3054可经擦除。在一些实施例中，此擦除方法可称作能带对能带隧穿引发的热空穴擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元3053及/或3054。
在一些实施例中，诸如位线BL4与BL7的其它位线可为约5V，使得单元3043、3044、3063以及3064可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
图3D为绘示用于擦除图3A中所示的至少一单元区350的例示性方法的示意图。对于具有上文结合图2B所描述的结构单元240与250的实施例，单元3053及/或3054可经编程且具有截留于单元3053及/或3054的浮动栅极中的电荷(例如，电子)。在擦除编程单元3053及/或3054中的所储存电荷的一些实施例中，阵列结构300的衬底可实质上接地，位线BL5可为浮动的，字线WL3的电压可为约-20V，掺杂区域3154可为浮动的，字线WL4的电压可为约-20V，且位线BL6可为浮动的。由于字线WL3、WL4与阵列结构300的衬底的电压之间的电压降，电子可自浮动栅极排出，使得单元3053及/或3054可经擦除。在一些实施例中，此擦除方法可称作负栅极福勒-诺德哈姆(-FN)擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元3053及/或3054。
在一些实施例中，诸如位线BL4与BL7的其它位线可为浮动的，使得单元3043、3044、3063以及3064可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
在读取具有类似于上文结合图2A所描述的单元220的结构的单元3053的一些实施例中，阵列结构300的衬底的电压可实质上接地，位线BL5的电压可高于位线BL6的电压，字线WL4可经施加高于单元3054的预定阈值电压的电压，使得字线WL4的电压可接通单元3054。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元3053的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元3053的一些实施例中，字线WL3的电压可接通单元3053。电子可经由浮动掺杂区域3154自掺杂区域3153流至掺杂区域3155。在具有“0”状态的单元3053的一些实施例中，字线WL3的电压不可接通单元3053。因此电子可能未实质上自掺杂区域3153流至掺杂区域3155。在读取单元3053的一些实施例中，位线BL5的电压可为约1.6V，字线WL4的电压可为约10V，掺杂区域3154可为浮动的，字线WL3的电压可介于单元3053的“0”状态电压与“1”状态电压之间，且位线BL6的电压可实质上接地。
在读取单元3054的一些实施例中，阵列结构300的衬底可实质上接地，位线BL6的电压可高于位线BL5的电压，字线WL3的电压可经施加高于单元3053的预定阈值电压的电压，使得字线WL3的电压可接通单元3053。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元3054的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作反向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元3053或3054。
在读取具有类似于上文结合图2B所描述的单元250的结构的单元3053的一些实施例中，阵列结构300的衬底可实质上接地，位线BL6的电压可高于位线BL5的电压，字线WL4可经施加高于单元3054的预定阈值电压的电压，使得字线WL4的电压可接通单元3054。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元3053的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元3053的一些实施例中，字线WL3的电压可接通单元3053。电子可经由浮动掺杂区域3154自掺杂区域3155流至掺杂区域3153。在具有“0”状态的单元3053的一些实施例中，字线WL3的电压不可接通单元3053。因此电子可能未实质上自掺杂区域3155流至掺杂区域3153。在读取单元3053的一些实施例中，位线BL5可实质上接地，字线WL4的电压可为约8V，掺杂区域3154可为浮动的，字线WL3的电压可介于单元3053的“0”状态电压与“1”状态电压之间，且位线BL6为约0.6V。
在读取单元3054的一些实施例中，阵列结构300的衬底可实质上接地，位线BL5的电压可高于位线BL6的电压，字线WL3的电压可高于单元3053的预定阈值电压，使得字线WL3的电压可接通单元3053。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元3054的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作正向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元3053或3054。
表I展示用于操作上文结合图3A所描述的阵列结构300的单元3053及/或3054的例示性方法。

表I
应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地操作单元3053或3054。
图4A为绘示例示性阵列结构的部分的示意图。在一些实施例中，存储器阵列结构包括多个平行单元串行以及实质上平行于多个单元串行的多个位线。所述多个单元串行中的每一个可经组态于两个位线之间。所述多个平行单元串行中的每一个可包含第4n+1、第4n+2、第4n+3以及第4n+4掺杂区域。第4n+1掺杂区域可耦接至两个位线中的第一个，第4n+2以及第4n+4掺杂区域可为浮动的(例如，未耦接至任何互连)，且第4n+3掺杂区域可耦接至两个位线中的第二个，其中n为整数。在一些实施例中，单元串行可经组态于两个隔离结构410之间。第一字线可耦接至所述多个平行单元串行的第一单元。第二字线可耦接至所述多个单元串行的第二单元，等等。在一些实施例中，阵列结构400的单元可为上文结合图2A与2B描述的单元210、220、240及/或250。
再次参看图4A，在一些实施例中，例如，阵列结构400可包含平行的单元串行401-404与位线BL1-BL8。单元串行401与402可分别包含单元4011-4018以及4021-4028。单元串行401与402可分别包含掺杂区域4111-4119以及4121-4129。字线WL1-WL8可经组态而实质上垂直于位线BL1-BL8。字线WL1可耦接至平行单元串行401-404的第一单元。字线WL2可耦接至平行单元串行401-404的第二单元。对于单元串行402，掺杂区域4121、4125以及4129可耦接至位线BL4。掺杂区域4123与4127可耦接至位线BL3。掺杂区域4122、4124、4126以及4128可为浮动的。
在一些实施例中，位线BL1-BL8可分别耦接至位线晶体管开关BLT1-BLT8。在一些实施例中，位线BL1与BL5可耦接至全域位线GBL1(其耦接至电压源V15)。位线BL2与BL6可耦接至全域位线GBL2(其耦接至电压源V16)。位线BL3与BL7可耦接至全域位线GBL3(其耦接至电压源V17)。位线BL4与BL8可耦接至全域位线GBL4(其耦接至电压源V18)。在一些实施例中，位线晶体管BLT1-BLT8可经组态以控制电压V15-V18至各自位线BL1-BL8的施加。
图4B为绘示用于编程图4A中所示的单元区450的例示性方法的示意图。在编程单元4043的一些实施例中，位线晶体管BLT7与BLT8(绘示于图4A中)可接通。耦接至掺杂区域4143的电压V17可高于耦接至掺杂区域4145的电压V18。在一些实施例中，位线BL5及/或BL6可为浮动的。施加至字线WL4的电压可高于单元4044的预定阈值电压，使得字线WL4的电压可接通单元4044。施加至字线WL3的电压可为编程电压。在此组态中，字线WL4的电压可接通单元4044。诸如电子的电荷可经由浮动掺杂区域4144自掺杂区域4145流至掺杂区域4143。由于字线WL3的电压在单元4043处的施加，电荷将注入且截留于单元4043的电荷储存层或浮动栅极。在一些实施例中，单元4044的预定阈值电压可为表示单元4044的“0”状态的电压。在一些实施例中，单元4044的预定阈值电压可为用于接通编程单元4044的电压。举例而言，位线BL8可实质上接地，字线WL3的电压可为约10V，掺杂区域4144可为浮动的，字线WL4的电压可为约12V，且位线BL7可为约5V。在一些实施例中，编程方法可称作通道热电子编程方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以达成阵列结构400的单元的所要编程方法。
在一些实施例中，上文结合图4B所描述的编程方法可重复一或多次，以便对单元阵列结构400的单元形成多状态。
图4C为绘示用于擦除图4A中所示的至少一单元区450的例示性方法的示意图。对于具有上文结合图2A所描述的单元结构210与220的实施例，单元4043及/或4044可经编程且具有截留于电荷储存层中的电荷(例如，电子)。在擦除编程单元4043及/或4044中的所储存电荷的一些实施例中，阵列结构400的衬底可实质上接地。位线晶体管BLT7与BLT8(绘示于图4A中)可接通。位线BL7可为约5V，字线WL3的电压可为约-10V，掺杂区域4144可为浮动的，字线WL4的电压可为约-10V，且位线BL8可为约5V。由于位线BL7与字线WL3的电压之间的电压降，热空穴可注入于单元4043的电荷储存层中以与所截留电子结合，使得单元4043可经擦除。由于位线BL8与字线WL4的电压之间的电压降，热空穴可注入于单元4044的电荷储存层中以与所截留电子结合，使得单元4044可经擦除。在一些实施例中，此擦除方法可称作能带对能带隧穿引发的热空穴擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元4043及/或4044。
在一些实施例中，诸如位线BL5与BL6的其它位线可为约5V，使得单元4033以及4034可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
图4D为绘示用于擦除图4A中所示的至少一单元区450的例示性方法的示意图。对于具有上文结合图2B所描述的单元240与250的结构的实施例，单元4043及/或4044可经编程且具有截留于单元4043及/或4044的浮动栅极中的电荷(例如，电子)。在擦除编程单元4043及/或4044中的所储存电荷的一些实施例中，阵列结构400的衬底可实质上接地，位线BL7可为浮动的，字线WL3的电压可为约-20V，掺杂区域4144可为浮动的，字线WL4的电压可为约-20V，且位线BL8可为浮动的。由于字线WL3、WL4与阵列结构400的衬底的电压之间的电压降，电子可自浮动栅极排出，使得单元4043及/或4044可经擦除。在一些实施例中，此擦除方法可称作负栅极福勒-诺德哈姆(-FN)擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元4043及/或4044。
在一些实施例中，诸如位线BL5与BL6的其它位线可为浮动的，使得单元4033以及4034可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
在读取具有类似于上文结合图2A所描述的单元220的结构的单元4043的一些实施例中，阵列结构400的衬底的电压可实质上接地，位线BL8的电压可高于位线BL7的电压，字线WL4可经施加高于单元4044的预定阈值电压的电压，使得字线WL4的电压可接通单元4044。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元4043的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元4043的一些实施例中，字线WL3的电压可接通单元4043。电子可经由浮动掺杂区域4144自掺杂区域4143流至掺杂区域4145。在具有“0”状态的单元4043的一些实施例中，字线WL3的电压不可接通单元4043。因此电子可能未实质上自掺杂区域4143流至掺杂区域4145。在读取单元4043的一些实施例中，位线BL8的电压可为约1.6V，字线WL4的电压可为约10V，掺杂区域4144可为浮动的，字线WL3的电压可介于单元4043的“0”状态电压与“1”状态电压之间，且位线BL7的电压可实质上接地。
在读取单元4044的一些实施例中，阵列结构400的衬底可实质上接地，位线BL7的电压可高于位线BL8的电压，字线WL3的电压可经施加高于单元4043的预定阈值电压的电压，使得字线WL3的电压可接通单元4043。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元4044的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作反向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元4043或4044。
在读取具有类似于上文结合图2B所描述的单元250的结构的单元4043的一些实施例中，阵列结构400的衬底可实质上接地，位线BL7的电压可高于位线BL8的电压，字线WL4可经施加高于单元4044的预定阈值电压的电压，使得字线WL4的电压可接通单元4044。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元4043的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元4043的一些实施例中，字线WL3的电压可接通单元4043。电子可经由浮动掺杂区域4144自掺杂区域4145流至掺杂区域4143。在具有“0”状态的单元4043的一些实施例中，字线WL3的电压不可接通单元4043。因此电子可能未实质上自掺杂区域4145流至掺杂区域4143。在读取单元4043的一些实施例中，位线BL8可实质上接地，字线WL4的电压可为约8V，掺杂区域4144可为浮动的，字线WL3的电压可介于单元4043的“0”状态电压与“1”状态电压之间，且位线BL7为约0.6V。
在读取单元4044的一些实施例中，阵列结构400的衬底可实质上接地，位线BL8的电压可高于位线BL7的电压，字线WL3的电压可高于单元4043的预定阈值电压，使得字线WL3的电压可接通单元4043。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元4044的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作正向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元4043或4044。
表II展示用于操作上文结合图4A所描述的阵列结构400的单元4043及/或4044的例示性方法。

表II
应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地操作单元4043或4044。
图5A为两个例示性闪存单元的示意性截面图。根据图5A，掺杂区域201a、203a以及205a在衬底200a内。举例而言，衬底200a可为硅衬底、III-V族化合物衬底、硅/锗(SiGe)衬底、外延衬底、绝缘体上硅(silicon-on-insulator，SOI)衬底、显示器衬底(诸如液晶显示器(LCD))、等离子体显示器、电致发光(EL)灯显示器或发光二极管(LED)衬底。掺杂区域201a、203a以及205a可为n型或p型掺杂区域。对于n型掺杂区域，掺杂区域201a、203a以及205a可包含诸如砷、磷及/或其它V族元素的掺杂剂。对于p型掺杂区域，掺杂区域201a、203a以及205a可包含诸如硼及/或其它III族元素的掺杂剂。在一些实施例中，掺杂区域201a、203a以及205a可通过(例如)注入方法来形成。
再次参看图5A，存储器单元210a以及220a在衬底200a上。存储器单元210a可包含隧穿势垒211a、电荷储存层213a、介电层215a以及导电层217a。存储器单元220a可包含隧穿势垒221a、电荷储存层223a、介电层225a以及导电层227a。隧穿势垒211a与221a、电荷储存层213a与223a、介电层215a与225a以及导电层217a与227a在衬底200a上。在一些实施例中，隧穿势垒211a与221a可为氧化物势垒及/或由相同方法形成。电荷储存层213a与223a可为氮化层及/或由相同方法形成。电荷储存层213a与223a可经组态以储存诸如电子及/或空穴的电荷。介电层215a与225a可为氧化层及/或由相同方法形成。导电层217a与227a可为(例如)多晶硅层、非晶硅层、含金属层、硅化钨层、铜层、铝层或其它导电材料层。在一些实施例中，导电层217a与227a可通过相同方法形成。在一些实施例中，隧穿势垒211a与221a、电荷储存层213a与223a、介电层215a与225a以及导电层217a与227a可通过化学气相沉积(CVD)方法、超高真空化学气相沉积(UHVCVD)方法、原子层化学气相沉积(ALCVD)方法、金属有机化学气相沉积(MOCVD)方法或其它CVD方法来形成。
图5B为两个例示性闪存单元的示意性截面图。存储器单元240a与250a在衬底230a上。存储器单元240a可包括势垒层244a、浮动栅极242a、介电层241a、243a与245a以及导电层247a。存储器单元250a可包括势垒层254a、浮动栅极252a、介电层251a、253a与255a以及导电层257a。在图5B中，衬底230a类似于上文结合图5A所描述的衬底200a。掺杂区域231a、233a与235a分别类似于上文结合图5A所描述的掺杂区域201a、203a与205a。介电层241a、243a、245a、251a、253a以及255a为介电层。在一些实施例中，介电层241a、243a与245a为氧化物/氮化物/氧化物(ONO)。在一些实施例中，介电层251a、253a与255a为氧化物/氮化物/氧化物(ONO)。在一些实施例中，导电层247a与257a可分别类似于导电层217a与227a。隧穿层244a与254a在衬底230a上。在一些实施例中，隧穿层244a与254a可为氧化层。浮动栅极242a与252a可为(例如)诸如多晶硅层的硅层。浮动栅极242a与252a可经组态以储存诸如电子及/或空穴的电荷。在一些实施例中，隧穿层244a与254a、电荷储存层242a与252a、介电层241a、243a、245a、251a、253a与255a以及导电层247a与257a可通过化学气相沉积(CVD)方法、超高真空化学气相沉积(UHVCVD)方法、原子层化学气相沉积(ALCVD)方法、金属有机化学气相沉积(MOCVD)方法或其它CVD方法来形成。
图5C为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。在一些实施例中，单元210a及/或220a可分别通过将诸如电子的电荷自栅极217a与227a分别注入至电荷储存层213a与223a而经擦除。在擦除单元210a及/或220a的一些实施例中，衬底200a可实质上接地，电压V1与V5可为浮动的。掺杂区域203a可为浮动的。第一负电压可施加至栅极217a。第二负电压可施加至栅极227a。在一些实施例中，第一负电压可实质上等于第二负电压。在一些实施例中，衬底200a可实质上接地，电压V1与V5可为浮动的，掺杂区域203a可为浮动的，且电压V2与V4可为约-20V。由于栅极217a、227a与衬底200a之间的电压降，电子可注入至电荷储存层213a、223a，使得单元210a与220a可经擦除。在一些实施例中，此擦除方法可称作负栅极福勒-诺德哈姆(-FN)擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元210a及/或220a。
图5D为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。在一些实施例中，单元210a及/或220a可经擦除，且具有分别截留在电荷储存层213a与223a中的电荷(例如，电子)。在编程单元210a的一些实施例中，衬底200a可实质上接地，正电压可施加至掺杂区域201a，负电压可施加至栅极217a，掺杂区域203a可为浮动的，单元220a可经组态以用作选择晶体管且可被接通，且掺杂区域205a可实质上接地。在一些实施例中，施加至栅极217a的负电压的绝对值可实质上等于正电压V1。在编程之后，编程单元210a的阈值电压降低。在一些实施例中，衬底200a可实质上接地，电压V1可为约5V，电压V2可为约-5V，掺杂区域203a为浮动的，单元220a可接通，且电压V5可实质上接地。在一些实施例中，此编程方法可称作能带对能带隧穿引发的热空穴编程方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地编程单元210a及/或220a。
在一些实施例中，上文结合图5D所描述的编程方法可重复一或多次，以便对单元210a及/或220a形成多状态。在其它实施例中，单元210a可在一些电压高于电压V1及/或V2的情况下经编程一次，使得编程单元210a的阈值电压满足若干目标电压的一个电平。因此，单元210a及/或220a可用于多电平单元。
图5E为绘示用于抑制两个例示性存储器单元中的一个的编程干扰的例示性方法的示意图。在一些实施例中，单元210a及/或220a可经擦除，且具有分别截留在电荷储存层213a与223a中的电荷(例如，电子)。在编程邻近单元210a的单元(未绘示)的一些实施例中，编程步骤可能干扰单元210a。在一些实施例中，衬底200a可实质上接地，正电压可施加至掺杂区域201a，负电压可施加至栅极217a，掺杂区域203a可为浮动的，单元220a可经组态以用作选择晶体管且可被接通，且掺杂区域205a可耦接至正电压。由于单元220a接通，掺杂区域205a的正电压可耦接至掺杂区域203a。由于掺杂区域203a的耦接电压，自掺杂区域201a注入至电荷储存层217a的热空穴可期望地减少。在一些实施例中，施加至栅极217a的负电压的绝对值可实质上等于正电压V1。在一些实施例中，衬底200a可实质上接地，电压V1可为约5V，电压V2可为约-5V，掺杂区域203a为浮动的，单元220a可接通，且电压V5可为约3V。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地避免对单元210a及/或220a的编程干扰。
图5F为绘示用于两个未选定例示性存储器单元的例示性方法的示意图。在一些实施例中，单元210a与220a可为未选定单元。为了期望地避免编程干扰，电压V2与V4可实质上接地及/或可为负偏压。在一些实施例中，施加至电压V2及/或V4的负偏压可期望地防止编程干扰。在一些实施例中，电压V1可为约5V，V5可实质上接地，且掺杂区域203a可为浮动的。在浮动掺杂区域203a的情况下，掺杂区域201a与205a之间的长度可比掺杂区域203a与205a之间的长度长。掺杂区域201a与205a之间的遂穿效应可期望地降低。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地防止单元210a及/或单元220a的编程干扰。
图5G为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。在读取单元210a的一些实施例中，衬底200a可实质上接地，电压V5可高于电压V1，电压V4可经施加高于单元220a的预定阈值电压的电压，使得电压V4可接通单元220a。电压V2可为感测电压。在一些实施例中，感测电压可介于单元210a的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元210a的一些实施例中，电压V2可接通单元210a。电子可经由浮动掺杂区域203a自掺杂区域201a流至掺杂区域205a。在具有“0”状态的单元210a的一些实施例中，电压V2不可接通单元210a。因此电子可能未实质上自掺杂区域201a流至掺杂区域205a。在读取单元210a的一些实施例中，电压V1可实质上接地，电压V2可介于单元210a的“0”状态电压与“1”状态电压之间，掺杂区域203a可为浮动的，电压V4可接通单元220a，且电压V5可为约1.6V。
在读取单元220a的一些实施例中，衬底200a可实质上接地，电压V1可高于电压V5，电压V2可经施加高于单元210a的预定阈值电压的电压，使得电压V2可接通单元210a。电压V4可为感测电压。在一些实施例中，感测电压可介于单元220a的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作反向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元210a或220a。
图5H为绘示用于擦除两个例示性存储器单元中的至少一个的例示性方法的示意图。在一些实施例中，单元240a及/或250a可通过将诸如电子的电荷自衬底230a注入至浮动栅极242a与252a而经擦除。在擦除单元240a及/或250a的一些实施例中，衬底230a可实质上接地，电压V6与V10可实质上接地。掺杂区域233a可为浮动的。第一正电压可施加至栅极247a。第二正电压可施加至栅极257a。在一些实施例中，第一正电压可实质上等于第二正电压。在一些实施例中，衬底230a可实质上接地，电压V6与V10可实质上接地，掺杂区域203a可为浮动的，且电压V7与V9可为约20V。由于栅极247a、257a与衬底230a之间的电压降，电子可注入至浮动栅极242a、252a，使得单元240a与250a可经擦除。经擦除单元240a与250a的阈值电压因此增加。在一些实施例中，此擦除方法可称作正栅极福勒-诺德哈姆(positive gate Fowler-Nordheim，+FN)擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元240a及/或250a。
图5I为绘示用于编程两个例示性存储器单元中的一个的例示性方法的示意图。在一些实施例中，单元240a及/或250a可经擦除，且具有分别截留在浮动栅极242a与252a中的电荷(例如，电子)。在编程单元240a的一些实施例中，衬底230a可实质上接地，正电压可施加至掺杂区域231a，负电压可施加至栅极247a，掺杂区域233a可为浮动的，单元250a可用作选择晶体管且可被接通，且掺杂区域235a可实质上接地。在一些实施例中，施加至栅极247a的负电压的绝对值可实质上等于正电压V6。在编程步骤之后，编程单元240a的阈值电压降低。在一些实施例中，衬底230a可实质上接地，电压V6可为约5V，电压V7可为约-5V，掺杂区域203a为浮动的，单元220a可接通，且电压V10可实质上接地。在一些实施例中，此编程方法可称作能带对能带隧穿引发的热空穴编程方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地编程单元240a及/或250a。
在一些实施例中，上文结合图5I所描述的编程方法可重复一或多次，以便对单元240a及/或250a形成多状态。在其它实施例中，单元240a可在一些电压高于电压V6及/或V7的情况下经编程一次，使得编程单元240a的阈值电压满足若干目标电压的一个电平。因此，单元240a及/或250a可用于多电平单元。
图5J为绘示用于抑制两个例示性存储器单元中的一个的编程干扰的例示性方法的示意图。在一些实施例中，单元240a及/或250a可经擦除，且具有分别截留在浮动栅极242a与252a中的电荷(例如，电子)。在编程邻近单元240a的单元(未绘示)的一些实施例中，编程步骤可能干扰单元240a。在用于期望地减少编程干扰的一些实施例中，衬底230a可实质上接地，正电压可施加至掺杂区域231a，负电压可施加至栅极247a，掺杂区域233a可为浮动的，单元250a可经组态以用作选择晶体管且可被接通，且掺杂区域235a可耦接至正电压。由于单元250a接通，掺杂区域235a的正电压可耦接至掺杂区域233a。由于掺杂区域233a的耦接电压，自掺杂区域231a注入至浮动栅极242a的热空穴可期望地减少。在一些实施例中，施加至栅极247a的负电压的绝对值可实质上等于正电压V6。在一些实施例中，衬底230a可实质上接地，电压V6可为约5V，电压V7可为约-5V，掺杂区域233a为浮动的，单元240a可接通，且电压V10可为约3V。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地避免对单元240a及/或250a的编程干扰。
图5K为绘示用于读取两个例示性存储器单元中的一个的例示性方法的示意图。在读取单元240的一些实施例中，衬底230a可实质上接地，电压V6可高于电压V10，电压V9可经施加高于单元250a的预定阈值电压的电压，使得电压V9可接通单元250a。电压V7可为感测电压。在一些实施例中，感测电压可介于单元240a的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元240a的一些实施例中，电压V7可接通单元240a。电子可经由浮动掺杂区域233a自掺杂区域235a流至掺杂区域231a。在具有“0”状态的单元240a的一些实施例中，电压V7不可接通单元240a。因此电子可能未实质上自掺杂区域235a流至掺杂区域231a。在读取单元240a的一些实施例中，电压V6可为约0.6V，电压V7可介于单元240a的“0”状态电压与“1”状态电压之间，掺杂区域233a可为浮动的，电压V9可接通单元250a，且电压V10可实质上接地。
在读取单元250a的一些实施例中，衬底230a可实质上接地，电压V10可高于电压V6，电压V7可经施加高于单元240a的预定阈值电压的电压，使得电压V7可接通单元240a。电压V9可为感测电压。在一些实施例中，感测电压可介于单元250a的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作正向读取(forward read)方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元240a或250a。
图6A为绘示例示性阵列结构的部分的示意图。在一些实施例中，存储器阵列结构包括多个平行单元串行以及实质上平行于多个平行单元串行的多个位线。在一些实施例中，至少一隔离结构310a经组态于两个相邻平行的单元串行之间。所述多个平行单元串行中的每一个可经组态于多个位线中的两者之间。所述多个平行单元串行可包括经组态于第2m-1单元串行与第2m+1单元串行之间的第2m单元串行。第2m单元串行可包括分别耦接至第2m+1单元串行的第4n+1掺杂区域的第4n+1掺杂区域。第2m单元串行可包括浮动的第4n+2以及第4n+4掺杂区域。第2m单元串行可包括分别耦接至第2m-1单元串行的第4n+3掺杂区域的第4n+3掺杂区域，其中m以及n为整数。第一字线可耦接至所述多个平行单元串行的多个第一单元。第二字线可耦接至所述多个单元串行的多个第二单元，等等。在一些实施例中，阵列结构300a的单元可为上文结合图5A与5B描述的单元210a、220a、240a及/或250a。
再次参看图6A，在一些实施例中，例如，阵列结构300a可包含平行的单元串行301a-307a与位线BL1-BL8。单元串行301a-303a可分别包含单元3011a-3018a、3021a-3028a以及3031a-3038a。单元串行301a-303a可分别包含掺杂区域3111a-3119a、3121a-3129a以及3131a-3139a。字线WL1-WL8可经组态而实质上垂直于位线BL1-BL8。字线WL1可耦接至平行单元串行301a-307a的第一单元。字线WL2可耦接至平行单元串行301a-307a的第二单元。对于单元串行302a，掺杂区域3121a、3125a以及3129a可分别耦接至掺杂区域3131a、3135a以及3139a。掺杂区域3123a以及3127a可分别耦接至掺杂区域3113a以及3117a。掺杂区域3122a、3124a、3126a以及3128a可为浮动的。
在一些实施例中，位线BL1-BL8可分别耦接至位线晶体管BLT1-BLT8。在一些实施例中，位线晶体管BLT1以及BLT5可耦接至电压V11。位线晶体管BLT2以及BLT6可耦接至电压V12。位线晶体管BLT3以及BLT7可耦接至电压V13。位线晶体管BLT4以及BLT8可耦接至电压V14。在一些实施例中，位线晶体管BLT1-BLT8可经组态以控制电压V11-V14至各自位线BL1-BL8的施加。
图6B为绘示用于擦除图6A中所示的至少一单元区350a的例示性方法的示意图。对于上文结合图5A所描述的单元210a以及220a的实施例，单元3053a及/或3054a可经擦除，且具有截留于单元3053a及/或3054a的电荷储存层中的电荷(例如，电子)。在擦除单元3053a及/或3054a的一些实施例中，阵列结构300a的衬底可实质上接地，位线BL5可为浮动的，字线WL3的电压可为约-20V，掺杂区域3154a可为浮动的，字线WL4的电压可为约-20V，且位线BL6可为浮动的。由于字线WL3、WL4与阵列结构300a的衬底的电压之间的电压降，电子可分别自单元3053a以及3054a的栅极注入至单元3053a以及3054a的电荷储存层。在一些实施例中，此擦除方法可称作负栅极福勒-诺德哈姆(-FN)擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元3053a及/或3054a。
在一些实施例中，诸如位线BL4与BL7的其它位线可为浮动的，使得单元3043a、3044a、3063a以及3064a可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
图6C为绘示用于擦除图6A中所示的至少一单元区350a的例示性方法的示意图。对于上文结合图5B所描述的单元240a以及250a的实施例，单元3053a及/或3054a可经擦除，且具有截留于单元3053a及/或3054a的浮动栅极中的电荷(例如，电子)。在擦除单元3053a及/或3054a的一些实施例中，阵列结构300a的衬底可实质上接地，位线BL5可接地，字线WL3的电压可为约20V，掺杂区域3154a可为浮动的，字线WL4的电压可为约20V，且位线BL6可接地。由于字线WL3、WL4与阵列结构300a的衬底的电压之间的电压降，电子可自阵列结构300a的衬底注入至单元3053a与3054a的浮动栅极中。在一些实施例中，此擦除方法可称作正栅极福勒-诺德哈姆(+FN)擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元3053a及/或3054a。
在一些实施例中，诸如位线BL4与BL7的其它位线可接地，使得单元3043a、3044a、3063a以及3064a可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
图6D为绘示用于编程图6A中所示的单元区350a的例示性方法的示意图。在一些实施例中，单元3053a及/或3054a可经擦除，且具有截留在电荷储存层或浮动栅极中的电荷(例如，电子)。在编程单元3053a的一些实施例中，阵列结构300a的衬底可实质上接地。位线晶体管BLT5与BLT6(绘示于图6A中)可接通。位线BL5可为约0V，字线WL3的电压可为约-5V，掺杂区域3154a可为浮动的，字线WL4的电压可为约10V以用于接通单元3054a，且位线BL6可为5V。由于位线BL6与字线WL3的电压之间的电压降，热空穴可注入于单元3053a的电荷储存层或浮动栅极中以与所截留电子重新结合，使得单元3053可经编程。在一些实施例中，此编程方法可称作能带对能带隧穿热空穴引发的编程方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元3053a及/或3054a。
在期望地减少对单元3063a的编程干扰的一些实施例中，电压可施加至位线BL7。位线BL7的电压可低于位线BL6的电压。在一些实施例中，位线BL7的电压为约3V。
在读取具有类似于上文结合图5A所描述的单元220a的结构的单元3053a的一些实施例中，阵列结构300a的衬底的电压可实质上接地，位线BL5的电压可高于位线BL6的电压，字线WL4可经施加高于单元3054a的预定阈值电压的电压，使得字线WL4的电压可接通单元3054a。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元3053a的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元3053a的一些实施例中，字线WL3的电压可接通单元3053a。电子可经由浮动掺杂区域3154a自掺杂区域3153a流至掺杂区域3155a。在具有“0”状态的单元3053a的一些实施例中，字线WL3的电压不可接通单元3053a。因此电子可能未实质上自掺杂区域3153a流至掺杂区域3155a。在读取单元3053a的一些实施例中，位线BL5的电压可为约1.6V，字线WL4的电压可为约10V，掺杂区域3154a可为浮动的，字线WL3的电压可介于单元3053a的“0”状态电压与“1”状态电压之间，且位线BL6的电压可实质上接地。
在读取单元3054a的一些实施例中，阵列结构300a的衬底可实质上接地，位线BL6的电压可高于位线BL5的电压，字线WL3的电压可经施加高于单元3053a的预定阈值电压的电压，使得字线WL3的电压可接通单元3053a。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元3054a的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作反向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元3053a或3054a。
在读取具有类似于上文结合图5B所描述的单元250a的结构的单元3053a的一些实施例中，阵列结构300a的衬底可实质上接地，位线BL6的电压可高于位线BL5的电压，字线WL4可经施加高于单元3054a的预定阈值电压的电压，使得字线WL4的电压可接通单元3054a。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元3053a的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元3053a的一些实施例中，字线WL3的电压可接通单元3053a。电子可经由浮动掺杂区域3154a自掺杂区域3155a流至掺杂区域3153a。在具有“0”状态的单元3053a的一些实施例中，字线WL3的电压不可接通单元3053a。因此电子可能未实质上自掺杂区域3155a流至掺杂区域3153a。在读取单元3053a的一些实施例中，位线BL5可实质上接地，字线WL4的电压可为约8V，掺杂区域3154a可为浮动的，字线WL3的电压可介于单元3053a的“0”状态电压与“1”状态电压之间，且位线BL6可为约0.6V。
在读取单元3054a的一些实施例中，阵列结构300a的衬底可实质上接地，位线BL5的电压可高于位线BL6的电压，字线WL3的电压可高于单元3053a的预定阈值电压，使得字线WL3的电压可接通单元3053a。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元3054a的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作正向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元3053a或3054a。
表III展示用于操作上文结合图6A所描述的阵列结构300a的单元3053a及/或3054a的例示性方法。


表III
应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地操作单元3053a或3054a。
图7A为绘示例示性阵列结构的部分的示意图。在一些实施例中，存储器阵列结构包括多个平行单元串行以及实质上平行于多个单元串行的多个位线。所述多个单元串行中的每一个可经组态于两个位线之间。所述多个平行单元串行中的每一个可包含第4n+1、第4n+2、第4n+3以及第4n+4掺杂区域。第4n+1掺杂区域可耦接至两个位线中的第一个，第4n+2以及第4n+4掺杂区域可为浮动的，且第4n+3掺杂区域可耦接至两个位线中的第二个，其中n为整数。在一些实施例中，单元串行中的每一个可经组态于两个隔离结构410之间。第一字线可耦接至所述多个平行单元串行的第一单元。第二字线可耦接至所述多个平行单元串行的第二单元。在一些实施例中，阵列结构400a的单元可为上文结合图5A与5B描述的单元210a、220a、240a及/或250a。
再次参看图7A，在一些实施例中，例如，阵列结构400a可包含平行的单元串行401a-404a与位线BL1-BL8。单元串行401a与402a可分别包含单元4011a-4018a与4021a-4028a。单元串行401a与402a可分别包含掺杂区域4111a-4119a与4121a-4129a。字线WL1-WL8可经组态而实质上垂直于位线BL1-BL8。字线WL1可耦接至平行单元串行401a-404a的第一单元。字线WL2可耦接至平行单元串行401a-404a的第二单元。对于单元串行402a，掺杂区域4121a、4125a以及4129a可耦接至位线BL4。掺杂区域4123a与4127a可耦接至位线BL3。掺杂区域4122a、4124a、4126a以及4128a可为浮动的。
在一些实施例中，位线BL1-BL8可分别耦接至位线晶体管BLT1-BLT8。在一些实施例中，位线晶体管BLT1以及BLT5可耦接至电压V15。位线晶体管BLT2以及BLT6可耦接至电压V16。位线晶体管BLT3以及BLT7可耦接至电压V17。位线晶体管BLT4以及BLT8可耦接至电压V18。在一些实施例中，位线晶体管BLT1-BLT8可经组态以控制电压V15-V18至各自位线BL1-BL8的施加。
图7B为绘示用于擦除图7A中所示的至少一单元区450a的例示性方法的示意图。对于上文结合图5A所描述的单元210a以及220a的实施例，单元4043a及/或4044a可经擦除，且具有截留于单元4043a及/或4044a的电荷储存层中的电荷(例如，电子)。在擦除单元4043a及/或4044a的一些实施例中，阵列结构400a的衬底可实质上接地，位线BL7可为浮动的，字线WL3的电压可为约-20V，掺杂区域4144a可为浮动的，字线WL4的电压可为约-20V，且位线BL8可为浮动的。由于字线WL3、WL4与阵列结构400a的衬底的电压之间的电压降，电子可分别自单元4043a以及4044a的栅极注入至单元4043a以及4044a的电荷储存层。在一些实施例中，此擦除方法可称作-FN擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元4043a及/或4044a。
在一些实施例中，诸如位线BL5与BL6的其它位线可为浮动的，使得单元4033a以及4034a可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
图7C为绘示用于擦除图7A中所示的至少一单元区450a的例示性方法的示意图。对于上文结合图5B所描述的单元240a以及250a的实施例，单元4043a及/或4044a可经擦除，且具有截留于单元4043a及/或4044a的浮动栅极中的电荷(例如，电子)。在擦除单元4043a及/或4044a的一些实施例中，阵列结构400a的衬底可实质上接地，位线BL7可接地，字线WL3的电压可为约20V，掺杂区域4144a可为浮动的，字线WL4的电压可为约20V，且位线BL8可接地。由于字线WL3、WL4与阵列结构400a的衬底的电压之间的电压降，电子可自阵列结构400的衬底注入至单元4043a与4044a的浮动栅极中。在一些实施例中，此擦除方法可称作+FN擦除方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元4043a及/或4044a。
在一些实施例中，诸如位线BL5与BL6的其它位线可接地，使得单元4033a以及4034a可经擦除。在此组态的情况下，可期望地达成区域性或区块擦除。
图7D为绘示用于编程图7A中所示的单元区450a的例示性方法的示意图。在一些实施例中，单元4043a及/或4044a可经擦除，且具有截留在电荷储存层或浮动栅极中的电荷(例如，电子)。在编程单元4043a的一些实施例中，阵列结构400a的衬底可实质上接地。位线晶体管BLT7与BLT8(绘示于图7A中)可接通。位线BL8可为约0V，字线WL3的电压可为约-5V，掺杂区域4144a可为浮动的，字线WL4的电压可为约10V以用于接通单元4044a，且位线BL7可为5V。由于位线BL7与字线WL3的电压之间的电压降，热空穴可注入于单元4043a的电荷储存层或浮动栅极中以与所截留电子重新结合，使得单元4043a可经编程。在一些实施例中，此编程方法可称作能带对能带隧穿引发的热空穴编程方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地擦除单元4043a及/或4044a。
在读取具有类似于上文结合图5A所描述的单元220a的结构的单元4043a的一些实施例中，阵列结构400a的衬底的电压可实质上接地，位线BL8的电压可高于位线BL7的电压，字线WL4可经施加高于单元4044a的预定阈值电压的电压，使得字线WL4的电压可接通单元4044a。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元4043a的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元4043a的一些实施例中，字线WL3的电压可接通单元4043a。电子可经由浮动掺杂区域4144a自掺杂区域4143a流至掺杂区域4145a。在具有“0”状态的单元4043a的一些实施例中，字线WL3的电压不可接通单元4043a。因此电子可能未实质上自掺杂区域4143a流至掺杂区域4145a。在读取单元4043a的一些实施例中，位线BL8的电压可为约1.6V，字线WL4的电压可为约10V，掺杂区域4144a可为浮动的，字线WL3的电压可介于单元4043a的“0”状态电压与“1”状态电压之间，且位线BL7的电压可实质上接地。
在读取单元4044a的一些实施例中，阵列结构300a的衬底可实质上接地，位线BL7的电压可高于位线BL8的电压，字线WL3的电压可经施加高于单元4043a的预定阈值电压的电压，使得字线WL3的电压可接通单元4043a。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元4044a的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作反向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元4043a或4044a。
在读取具有类似于上文结合图5B所描述的单元250a的结构的单元4043a的一些实施例中，阵列结构400a的衬底可实质上接地，位线BL7的电压可高于位线BL8的电压，字线WL4可经施加高于单元4044a的预定阈值电压的电压，使得字线WL4的电压可接通单元4044a。字线WL3的电压可为感测电压。在一些实施例中，感测电压可介于单元4043a的“0”状态电压与“1”状态电压之间。在具有“1”状态的单元4043a的一些实施例中，字线WL3的电压可接通单元4043a。电子可经由浮动掺杂区域4144a自掺杂区域4145a流至掺杂区域4143a。在具有“0”状态的单元4043a的一些实施例中，字线WL3的电压不可接通单元4043a。因此电子可能未实质上自掺杂区域4145a流至掺杂区域4143a。在读取单元4043a的一些实施例中，位线BL8可实质上接地，字线WL4的电压可为约8V，掺杂区域4144a可为浮动的，字线WL3的电压可介于单元4043a的“0”状态电压与“1”状态电压之间，且位线BL7可为约0.6V。
在读取单元4044a的一些实施例中，阵列结构400a的衬底可实质上接地，位线BL8的电压可高于位线BL7的电压，字线WL3的电压可高于单元4043a的预定阈值电压，使得字线WL3的电压可接通单元4043a。字线WL4的电压可为感测电压。在一些实施例中，感测电压可介于单元4044a的“0”状态电压与“1”状态电压之间。在一些实施例中，此读取方法可称作正向读取方法。应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地读取单元4043a或4044a。
表IV展示用于操作上文结合图7A所描述的阵列结构400a的单元4043a及/或4044a的例示性方法。

表IV
应注意，本发明的范围并不限于以上所描述的特定电压。熟习此项技术者可修改电压以期望地操作单元4043a或4044a。
虽然上述内容是关于一些例示性实施例，但可在未偏离实施例的基本范围的情况下设计其它以及进一步实施例，且其范围由权利要求所界定的范围来判定。