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一种半导体存储器件，设置有DRAM阵列(2)和控制电路(1)。DRAM阵列(2)包括第一和第二存储区域(2A、2B)。控制电路(1)控制对所述DRAM阵列(2)的存取，以便所述第一存储区域(2A)的数据保持特性优于所述第二存储区域(2B)的数据保持特性。

1.  一种半导体存储器件，包括：
DRAM阵列，其包括第一和第二存储区域；和
控制电路，其控制对所述DRAM阵列的存取，以使得所述第一存储区域的数据保持特性优于所述第二存储区域的数据保持特性。

2.  根据权利要求1的半导体存储器件，其中所述DRAM阵列内的所有存储单元具有相同的结构。

3.  根据权利要求1的半导体存储器件，其中所述的控制电路以多个存取单元为单位执行对所述第一存储区域的存取，其中所述多个存取单元的每一个包括n个存储单元，n是2或2以上的整数，且同时以多个存储单元为单位执行对所述第二存储区域的存取。

4.  根据权利要求3的半导体存储器件，其中所述的n是2。

5.  根据权利要求4的半导体存储器件，其中所述的两个存储单元分别连接至一对互补位线，所述的互补位线连接至同一读出放大器。

6.  根据权利要求1的半导体存储器件，其中所述的第一存储区域包括：
多个存储单元，和
分别连接至所述多个存储单元的多条字线，
其中在写操作期间所述控制电路从所述多条字线中选择n条字线，其中n是2或2以上的整数。

7.  根据权利要求6的半导体存储器件，其中所述n条字线包括：
第一字线，其连接至所述多个存储单元的第一存储单元；和
第二字线，其连接至所述多个存储单元的第二存储单元，
其中所述第一存储单元连接至第一位线，和
其中所述第二存储单元连接至第二位线。

8.  根据权利要求7的半导体存储器件，其中所述的第一和第二位线组成互补的位线对。

9.  根据权利要求6的半导体存储器件，其中所述的n条字线包括：
第一字线，其连接至所述多个存储单元的第一存储单元；和
第二字线，其连接至所述多个存储单元的第二存储单元，
其中所述的第一和第二存储单元连接至相同的位线。

10.  根据权利要求1的半导体存储器件，其中所述控制电路对于所述第一存储区域执行的刷新比对于所述第二存储区域执行的刷新更频繁。

11.  一种操作半导体存储器件的方法，该半导体存储器件包括具有第一和第二存储区域的DRAM阵列，所述方法包括：
控制对所述DRAM阵列的存取，以使得所述第一存储区域的数据保持特性优于所述第二存储区域的数据保持特性。

12.  根据权利要求11的方法，其中所述的控制步骤包括：
以多个存取单元为单位执行对所述第一存储区域的存取，其中所述多个存取单元包括n个存储单元，n是2或2以上的整数；和
以多个存储单元为单位执行对所述第二存储区域的存取。

13.  根据权利要求12的方法，其中所述的n是2。

14.  根据权利要求12的方法，其中所述第一存储区域包括分别连接至所述n个存储单元的n条字线；和
所述执行对所述第一存储区域的存取的步骤包括：同时选择所述n条字线。

15.  根据权利要求11的方法，其中所述控制步骤包括：
对所述第一存储区域以第一刷新周期执行数据刷新；和
对所述的第二存储区域以比所述第一刷新周期长的第二刷新周期执行数据刷新。

不增加工艺复杂性和成本的用于实现高可靠性的半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其是涉及一种包含DRAM(“动态随机存取存储器”)阵列的半导体存储器件及其操作方法。
背景技术
有两种类型的半导体存储器：非易失性存储器如闪存，和易失性存储器如DRAM。对于这两种类型的半导体存储器，最重要的问题之一是提高数据保持特性(即，数据保存可靠性)。影响数据保持特性的因素取决于存储器的类型。
闪存的一个问题是由重复的数据写操作所引起的隧道氧化膜的退化；隧道氧化膜的退化使得难以保持电子和空穴注入到浮置栅中。在闪存中数据保持特性的退化通常是由隧道氧化膜的退化引起的，因此，数据保持特性的退化是“不可逆变化”。维持数据保持特性的一种方式是用冗余单元代替退化单元。另一已知的方式是使用外部的ECC(错误校正码)电路。例如，日本特开专利申请JP-A 2002-91831公开了一种闪存，其对于存储区域的特定多个区域利用了软件ECC。当隧道氧化膜退化时，这能有效地避免数据保持特性的退化。换句话说，相比剩余的存储区域而言，将数据重写到应用了ECC的特定存储区域的容许次数增加了。
另一方面，对于DRAM，由于单元数据通过单元电容器被存储为电荷，因此数据出错主要是由单元电容器的电荷泄漏引起的。为了避免数据出错，在DRAM中以特定时间间隔重复执行数据刷新。数据刷新使得单元电容器再次充电。
如此所描述的，DRAM的数据保持特性取决于积累在单元电容器中的电荷量，而该数据保持特性不会不可逆转地退化。提高数据保持特性的一种方式是例如通过增加单元电容器的电容值来增加积累的电荷。日本特开专利申请JP-A Heisei 8-212772公开了这种DRAM，在该DRAM中，在需要高可靠性的高可靠性区域中，字线和位线的间距比其它区域中的字线和位线的间距大。这使高可靠性区域中单元电容器的电容值增加了，并由此增加了单元电容器中积累的电荷。
然而，根据本发明的发明人的研究，在该特开专利申请中公开的DRAM不期望地增加了制造工艺的复杂性。在所公开的DRAM中，高可靠性区域中的字线和位线的间距比其它区域中字线和位线的间距大，因此高可靠性区域和其它区域之间的存储单元的形态不同。在单芯片内集成不同形态的存储单元不希望地降低了整个芯片的制造工艺的一致性，并因此增加了制造工艺的复杂性。
发明内容
在本发明的一个方面中，半导体存储器件配置有DRAM阵列和控制电路。DRAM阵列包括第一和第二存储区域。控制电路对DRAM阵列的存取进行控制，以使得第一存储区域的数据保持特性优于第二存储区域的数据保持特性。
在优选的实施例中，控制电路以多个存取单元为单位执行对第一存储区域的数据存取，其中所述的存取单元的每一个都包括多个存储单元，以及以多个存储单元为单位执行对第二存储区域的数据存取。
在一个实施例中，第一存储区域内的每个存取单元包括分别连接至第一和第二位线的第一和第二存储单元。第一和第二位线连接至相同的读出放大器。当数据“H”被写入到所选的存取单元中时，同时选择连接至属于所述存取单元的两个存储单元的两条字线，并且数据“H”随后被写入到第一存储单元中，而互补数据“L”被写入到第二存储单元中。
在该存取单元的读操作中，在第一和第二位线预充电之后同时选择这两条字线。这导致在第一位线上出现了对应于数据“H”的高电压电平，以及在第二位线上出现了对应于数据“L”的低电压电平。读出放大器基于第一和第二位线上的电压电平之间的差来识别存储在该存取单元中的数据。
在常规DRAM中的典型数据读操作中，在写操作时仅选择一条字线。当选择存储数据“H”的存储单元时，在连接至被选存储单元的位线上出现了对应于数据“H”的电压电平。读出放大器根据位线上的电压电平和电源电平一半之间的差来识别被选存储单元中存储的数据。然而，当电荷从被选存储单元的单元电容器泄漏时，位线上的电压电平降低了，且读出放大器的读出性能退化了。在最差的情况下，位线上的电压电平降低到电源电压电平的一半以下，由此读出放大器错误地将存储在被选存储单元中的数据识别为数据“L”。
在根据本发明的半导体存储器件中，另一方面，基于第一位线上的电压电平和第二位线上的电压电平识别在被选存取单元中存储的数据，其中所述第一位线上的电压电平最初比电源电压的一半高，而第二位线上的电压电平毫无疑问地比电源电压的一半低。尽管由于单元电容器的电荷泄漏而使得第一位线上的电压电平会降低，但由于第一和第二位线上的电压电平的差足够大，而使得保持了读出放大器的读出性能。即使当第一位线上的电压电平降低到电源电平的一半以下时，只要第一位线上的电压电平比第二位线上的高，读出放大器就仍然可以正确地将存储在存取单元中的数据识别为数据“H”。
如此所描述的，设计根据本发明的半导体存储器件，以使得相比第二存储区域而言选择性地提高了第一存储区域的数据保持特性(即，第一存储区域的数据保存可靠性)。在优选的应用中，用于系统操作的重要数据，例如程序，存储在具有高可靠性的第一存储区域中，而由程序处理的图像和/或音频数据存储在第二存储区域中。这种应用是有利的，因为程序的错误对于系统操作是致命的，而其它数据的错误通常不会造成系统冻结。根据将被存储的数据的类型，本发明能部分地提高DRAM阵列的数据存储可靠性。因为没有提高整个DRAM阵列的可靠性，所以本发明避免了芯片尺寸和成本的不必要的增加。
另外，本发明消除了为了部分提高存储器可靠性而在单个存储芯片中集成不同形态的存储单元的需要；即使当所有的存储单元都具有相同的结构，也可以通过在第一存储区域中同时选择多条字线来实施本发明。所有的存储单元都具有相同结构的情形对于避免使用复杂的制造工艺来说是更为优选的。
附图说明
结合附图从下面的描述，本发明的以上和其它优点和特征将更加显而易见，其中：
图1示意性地示出了本发明实施例中的半导体存储器件结构的框图；
图2示出了本发明第一实施例中的DRAM的存取方法图；
图3示出了第一实施例中的示例性读操作的时序图；
图4示出了第一实施例中的另一示例性读操作的时序图；
图5示意性地示出了现有技术和本发明第一实施例中的半导体存储器件之间的比较图；和
图6示出了本发明第二实施例中的刷新操作图。
具体实施方式
现在将参考示例性实施例描述本发明。本领域技术人员将认识到，利用本发明的教导可以完成许多可选的实施例，并且本发明不限于为了说明目的而示例的各实施例。
图1示意性地示出了根据本发明的半导体存储器件的优选结构的框图。图1中所示的半导体存储器件配置有需要数据刷新的DRAM阵列2。DRAM阵列2包括存储单元3的阵列、一组字线WL和一组位线BL。字线WL和位线BL彼此交叉，并且存储单元3布置在字线WL和位线BL的各个交叉点处。各存储单元3具有相同的结构。
连接到字线WL的是选择字线WL的行译码器4。另外，列译码器5和读出放大器6连接至位线BL。列译码器5选择位线BL，读出放大器6根据位线BL的电压电平来识别存储在存储单元3中的单元数据，并且向外输出所识别的单元数据。读出放大器6包括用于将位线BL预充电到预定电压电平的预充电电路(未示出)。控制电路1将地址信号和控制信号馈送到行译码器4、列译码器5和读出放大器6，由此控制对DRAM阵列2的存取。
DRAM阵列2分成具有不同数据保持特性的多个区域。在该实施例中，DRAM阵列2分成第一存储区域2A和第二存储区域2B。设计DRAM阵列2以使得第一存储区域2A的数据保持特性优于第二存储区域2B的数据保持特性；第一存储区域2A的数据保存可靠性优于第二存储区域2B的数据保存可靠性。例如，优选使用具有较高可靠性的第一存储区域2A作为程序区域，在程序区域中存储对于系统操作更重要的数据，如程序代码。相反，优选使用具有一般可靠性的第二存储区域2B作为工作区域，在工作区域中例如存储图像数据和/或声音数据。这有效地避免了系统冻结；程序代码的错误一般对于系统操作是致命的，而临时数据错误通常不会引起系统冻结。
如此所描述的，根据该目的，根据本发明的DRAM阵列2分成多个区域。换句话说，根据将被存储的数据的类型或质量，部分地提高了数据保持特性(即，数据保存可靠性)。在图1中所示例的实例中，控制电路1控制对DRAM阵列2的数据存取，以使得第一存储区域2A的数据保持特性优于第二存储区域2B的数据保持特性。应当注意，由于出于芯片尺寸和成本的考虑，提高整个DRAM阵列2的数据保持特性的效率不高，所以仅仅将DRAM阵列2的一部分设计成显示出优良的数据保持特性。
下面，将给出了对于控制电路1的控制的详细说明，该控制电路用于增强DRAM阵列2的仅一部分的数据保持特性。
(第一实施例)
在第一实施例中，当对希望高可靠性的第一存储区域2A实施数据存取时，将一组n个存储单元3(n是2或2以上的整数)看作一个“存取单元”。具体地，控制电路1将相同或互补的数据写入到属于同一存取单元的一组n个存储单元3中，并基于积累在该组n个存储单元3中的电荷识别存储在存取单元中的数据。另一方面，当实施第二存储区域2B的数据存取时，如同通常使用的DRAM的情况一样，将单个存储单元3看作一个“存取单元”。
图2部分地示出了希望高可靠性的第一存储区域2A中的DRAM阵列2结构的电路图。字线WL0至WL3和位线BL0、/BL0、BL1及/BL1被布置为彼此交叉，并且存储单元3-00至3-31布置在各个交叉点处。每个存储单元3都配置有MOS晶体管和单元电容器。每个存储单元3的MOS晶体管的栅极与字线WL中的相关字线相连接。MOS晶体管的源极和漏极中之一连接至位线BL中的相关位线，另一个连接至单元电容器。连接至同一读出放大器6-0的位线BL0和/BL0组成互补的位线对。相应地，连接至同一读出放大器6-1的位线BL1和/BL1组成互补位线对。
以上描述的DRAM结构与常规的DRAM相同；区别在于在该实施例中的数据存取期间，将一组n个存储单元3视作一个存取单元。例如，将两个存储单元3-00和3-10看作一个存取单元。应当注意，存储单元3-00和3-10分别连接至不同的字线WL0和WL1，同时存储单元3-00和3-10分别连接至互补位线BL0和/BL0，所述位线BL0和/BL0连接至同一读出放大器6-0。
例如，当数据“H”被写入到由两个存储单元3-00和3-10组成的存取单元中时，控制电路1同时选择连接至该存取单元的存储单元3-00和3-10的两条字线WL0和WL1。在下文，这种选择可称作为“多选”。在做出多选之后，数据“H”通过位线BL0写入到存储单元3-00中，同时互补数据“L”通过位线/BL0写入到另一存储单元3-10中。应当注意，位线BL0和/BL0形成互补位线对，以及同时选择字线WL0和WL1。
存储在由两个存储单元3-00和3-10组成的存取单元中的数据的读操作如下：参考图2和3，位线BL0和/BL0首先通过读出放大器6-0内的预充电电路预充电到基准电压电平Vref。基准电压电平Vref一般是VCC/2，即，电源电平VCC和地电平GND的中间电压电平。在预充电之后，控制电路1随即同时选择字线WL0和WL1。结果，在位线BL0上出现了对应于数据“H”的高电压电平，同时在位线/BL0上出现了对应于数据“L”的低电压电平。读出放大器6-0对位线BL0和/BL0上出现的高和低电压电平之间的差进行放大，由此将存储在相关存取单元中的数据识别为数据“H”。在位线BL0和/BL0上出现的高和低电压电平之间的差是图3中该实施例的半导体存储器件所实现的裕度。
在常规DRAM的一般数据读操作中，仅选择一条字线，如同第二存储区域2B的情况一样。详细地，首先通过读出放大器6-0内的预充电电路将位线BL0和/BL0预充电到基准电压电平Vref，然后选择其中写入有数据“H”的存储单元3-00。这导致在位线BL0上出现对应于数据“H”的高电压电平。根据位线BL上出现的高电压电平和基准电压电平Vref之间的差，读出放大器6-0对存储在存储单元3-00中的数据进行识别。在位线BL0上出现的高电压电平和基准电压电平Vref之间的差是由图3中所示的现有技术所实现的裕度。一个问题是单元电容器的电荷泄漏。在位线BL0上出现的高电压电平由于电荷泄漏而降低了，并且这使得读出性能退化。在最差的情况下，当位线BL0上的电压电平降低到基准电位Vref以下时，存储在被选存储单元3-00中的数据错误地被识别为数据“L”，其与最初的数据相反。
在该实施例中，另一方面，如上所述，根据对应于数据“H”的高电压电平和对应于数据“L”的低电压电平之间的差来识别所存储的数据。因此，即使当由于存储单元3-00的单元电容器的电荷泄漏而使高电压电平减小时，也能提供足够的数据读取裕度。这提高了读出放大器6-0的读出性能。即使当在位线BL上出现的高电压电平减小到基准电压电平Vref以下时，只要位线BL0上的电压电平比位线/BL0上的电压电平高，就能成功地识别数据“H”。这减小了数据读取不成功的可能性，有效地提高了第一存储区域2A的数据保持特性。
应当注意，尽管电荷可能会从存储数据“H”的存储单元的单元电容器处泄漏，但是没有电荷从存储数据“L”的存储单元的单元电容器泄漏。在这种意义下，存储数据“L”的存储单元的数据保持特性(即，数据保持可靠性)是优良的。在对应于数据“L”的位线上出现的低电压电平明确地低于基准电压电平Vref。换句话说，使用低电压电平代替基准电位Vref用于存储和识别数据“H”，这有效地提高了图3所示的
实施例中的读出性能。
在可选实施例中，代替分别连接至互补位线的两个存储单元，存取单元可以由连接至同一位线的两个存储单元组成。再参考图2，例如，连接至位线BL1的两个存储单元3-01和3-21可视作一个存取单元。当数据“H”被写入由存储单元3-01和3-21组成的存取单元中时，控制电路1选择分别与存储单元3-01和3-21相关的两条字线WL0和WL2。因而，数据“H”写入到存储单元3-01和3-21中。
由存储单元3-01和3-21组成的存取单元的数据读操作如下：如图2和4所示，位线BL1和/BL1首先通过读出放大器6-1内的预充电电路预充电到基准电压电平Vref。控制电路1随后同时选择两条字线WL0和WL2。这导致在位线BL1上出现了对应于数据“H”的电压电平。读出放大器6-1对在位线BL1上出现的电压电平和基准电压电平Vref之间的差进行放大，由此将存储在相关存取单元中的数据识别为数据“H”。在该情况下，在位线BL1上出现的电压电平(即，图4中所示实施例的裕度)随着积累在存储单元3-01和3-21中的电荷总和的增加而增加，该电荷总和要高于仅选择一个存储单元的一般情况(即，图4中所示的现有技术的裕度)。因而，即使当电荷从单元电容器泄漏时，也能有效地减小数据读取不成功的可能性。
尽管，在上述实施例中把一组两个存储单元3视为一个存取单元，但可将三个或三个以上的存储单元3视为一个存取单元。属于同一存取单元的存储单元3连接至各位线BL，所述各位线BL连接至同一读出放大器6。当实施对存取单元的数据存取时，选择与该存取单元相关的多条字线WL。这获得了图3和4中所示的效果，由此进一步提高了数据保持特性。然而，应当注意，出于增加每单位面积的存取单元数量的考虑，一个存取单元优选由两个存储单元组成。
如上所述，设计该实施例中的半导体存储器件以选择数据存取中的第一区域2A中的多条字线WL，同时选择第二区域2B中的一条字线WL。应当注意，多选和单选之间的转换很容易通过行译码器4中的电路设计而实现。多选有效地提高了第一区域2A中的数据保持特性(即，数据保存可靠性)，由此增强了第一区域2A中的数据存储可靠性。换句话说，在该实施例中能够部分地增强DRAM阵列2的可靠性。尽管第一区域2A中每单位面积的存储容量比第二区域2B中的小，但第一区域2A的数据保持特性被有效地提高至第二区域2B的数据保持特性的大约三倍。因为没有在整个DRAM阵列2上增强数据保持特性，所以这种设计有利地抑制了芯片尺寸和成本的不希望的增加。
应当注意，半导体存储器件不需要为了增强数据存储可靠性而将存储单元制造成不同的形态。尽管所有的存储单元3具有相同的结构，但能仅通过选择第一区域2A中的多条字线WL来实施该实施例。
图5示出了日本特开专利申请JP-A Heisei 8-2127722中公开的常规存储单元阵列的结构与本实施例中的存储单元阵列的结构之间的比较。在常规技术中，高可靠性区域中的字线WL和位线BL的间距比一般区域中的字线WL和位线BL的间距大。因而，改变(alleviate)了设计规则，并且在高可靠性区域中增加了单元电容器尺寸。这增加了单元电容器的电容值并由此提高了数据保持特性；然而，该技术不合期望地需要在单一半导体基板中集成不同形态的单元，并且不合期望地增加制造工艺的复杂性。尤其是，对具有不同形态的存储单元进行精细构图是非常困难的。在该实施例中，另一方面，高可靠性区域和一般区域中的存储单元具有相同的结构。这有效地避免了增加制造工艺复杂性。
更具体地，常规技术使用比通常单元大的一个单元从而在高可靠性区域中存储一位数据。例如，如图5所示，在存取1位数据时选择一条字线。相反，在该实施例中的半导体存储器件使用一组多个单元从而在高可靠性区域中存储1位数据。例如，如图5所示，在存取1位数据时选择两条字线WL0和WL1。尽管与常规的技术相类似地减少了每单位面积的存储位数，但该实施例中的器件显著地使制造工艺更加便利。
而且，因为高可靠性区域中的位线BL0至BL3的布置间距与一般区域中的位线BLa至BLg的布置间距不同，因此常规技术需要分别在高可靠性区域和一般区域中准备读出放大器。另一方面，在该实施例的半导体存储器件中，在高可靠性区域和一般区域中位线BL0至BL6的布置间距是相同的，从而可以共同使用位线BL0至BL6。这消除了在高可靠性区域和一般区域中分别准备读出放大器的需要，由此可以共用读出放大器。
(第二实施例)
图6示出了第二实施例中的控制方法图。在第二实施例中，控制电路1对于第一存储区域2A和第二存储区域2B执行不同的刷新控制。具体地，控制电路1以正常的刷新周期(例如64ms)对第二存储区域2B内的存储单元进行刷新，而以较短的刷新周期(例如32ms)对需要高可靠性的第一存储区域2A内的存储单元进行刷新。换句话说，在第一存储区域2A中实施的刷新比第二存储区域2B中的刷新更频繁。这使得第一存储区域2A表现出比第二存储区域2B更优良的数据保持特性。
以不同的刷新周期刷新数据可如下执行：在一个实施例中，如图6所示，第一存储区域2A和第二存储区域2B内的存储单元通过利用单独的刷新定时器并行地刷新。在该情况下，第一存储区域2A中的某一字线可以与第二存储区域2B中的某一字线同时驱动。在可选实施例中，可使用被设置为32ms的刷新定时器来刷新整个DRAM阵列2，并且对于第二存储区域2B来说，刷新定时器的期满可以被每两次忽略一次。在该情况下，可逐个地驱动字线。
如上所述，在该实施例中，存储阵列部分中的存储单元以较短的刷新周期进行刷新。这有效地增强了DRAM阵列2仅一部分的数据存储可靠性。在该实施例中的方法优于第一实施例之处在于，没有减少高可靠性区域中每单位面积的存储数据位的数量。当第一存储区域2A(即，程序区域)相对小时，由增加的刷新频率所引起的待机电流的增加没有造成严重的影响。而且，在该实施例中，所有的存储单元3都具有相同的结构，并且因此还获得了图5中所示的效果。
应当注意，第一和第二实施例中所描述的技术可彼此组合。这有效地增强了第一存储区域2A的数据存储可靠性。
显而易见的是，本发明不局限于以上描述的各实施例，其可在不脱离本发明的保护范围的情况下进行修改和改变。