差动感测放大器电路及利用通过切换电路的时钟信号启动的方法.pdf

本发明提供一种差动感测放大器，可配置为前置放大器或闩锁电路，由连接切换电路的时钟信号启动。当时钟信号设定在第一信号电平时，差动感测放大器的切换电路被启动，使得差动感测放大器配置为具有正反馈电路的前置放大器。当时钟信号设定在第二信号电平时，差动感测放大器的切换电路被关闭，使得差动感测放大器配置为闩锁电路。在一读取周期中，差动感测放大器首先作为前置放大器，之后作为闩锁电路。

1、  一种差动感测放大器，包含：
切换电路，包含晶体管(M3)及晶体管(M4)，该M3晶体管具有第一传导端、控制端及第二传导端，该M4晶体管具有第一传导端、控制端及第二传导端，该M3晶体管的该控制端连接该M4晶体管的该控制端；以及
时钟信号，与该M3晶体管的该控制端及该M4晶体管的该控制端共同连接，该时钟信号包含第一信号电平及第二信号电平，当该时钟信号设定为该第一信号电平时，该差动感测放大器配置为前置放大器，当该时钟信号设定为该第二信号电平时，该差动感测放大器配置为闩锁电路。

2、  如权利要求1所述的差动感测放大器，更包含：
二极管型式(diode-connected)晶体管(M5)，具有第一传导端、栅极端及第二传导端，该M5晶体管的该第一传导端连接Vdd电压，该M5晶体管的该栅极端与该M5晶体管的该第二传导端及该M3晶体管的该第一传导端共同连接；以及
二极管型式晶体管(M6)，具有第一传导端、栅极端及第二传导端，该M6晶体管的该第一传导端连接Vdd电压，该M6晶体管的该栅极端与该M6晶体管的该第二传导端及该M4晶体管的该第一传导端共同连接。

3、  如权利要求2所述的差动感测放大器，更包含闩锁电路，该闩锁电路包含：
晶体管(M7)，具有第一传导端、栅极端及第二传导端，该M7晶体管的该第一传导端连接该Vdd电压；
晶体管(M8)，具有第一传导端、栅极端及第二传导端，该M8晶体管的该第一传导端与该Vdd电压共同连接，该M8晶体管的该栅极端与该M4晶体管的该第二传导端及M7晶体管的该第二传导端共同连接，该M8晶体管的该第二传导端与该M3晶体管的该第二传导端及该M7晶体管的该栅极端共同连接。

4、  如权利要求3所述的差动感测放大器，更包含差动对电路，该差动对电路包含：
晶体管(M1)，具有第一传导端、栅极端及第二传导端，该M1晶体管的该第一传导端与该M3晶体管的该第二传导端及该M7晶体管的该栅极端，该M1晶体管的该栅极端连接正电压；
晶体管(M2)，具有第一传导端、栅极端及第二传导端，该第一传导端与该M4晶体管的该第二传导端、该M7晶体管的该第二传导端及该M8晶体管的该栅极端共同连接，该M2晶体管的该栅极端连接负电压；以及
电流源，包含输入端及输出端，该输入端与该M1晶体管的该第二传导端及该M2晶体管的该第二传导端共同连接，且该输出端接地。

5、  如权利要求4所述的差动感测放大器，更包含第一反相器，该第一反相器包含反相器输入端及反相器输出端，该反相器输入端与该M4晶体管的该第二传导端、该M7晶体管的该第二传导端及该M8晶体管的该栅极端共同连接，该第一反相器产生反相输出信号至该反相器输出端。

6、  如权利要求5所述的差动感测放大器，更包含第二反相器，该第二反相器包含反相器输入端及反相器输出端，该反相器输入端与该M3晶体管的该第二传导端、该M7晶体管的该栅极端及该M8晶体管的该第二传导端共同连接，该第二反相器产生输出信号至该反相器输出端。

7、  如权利要求1所述的差动感测放大器，更包含：
R1电阻器，包含第一端及第二端，该第一端连接该Vdd电压，该第二端连接该M3晶体管的该第一传导端；以及
R2电阻器，包含第一端及第二端，该第一端连接该Vdd电压，该第二端连接该M4晶体管的该第一传导端。

8、  如权利要求1所述的差动感测放大器，更包含：
二极管型式晶体管(M5)，具有第一传导端、栅极端及第二传导端，该M5晶体管的该栅极端与M3晶体管的该第二传导端及该M5晶体管的该第一传导端共同连接，该M5晶体管的该第二传导端接地；以及
二极管型式晶体管(M6)，具有第一传导端、栅极端及第二传导端，该M6晶体管的该栅极端与M4晶体管的该第二传导端及该M6晶体管的该第一传导端共同连接，该M6晶体管的该第二传导端接地。

9、  如权利要求8所述的差动感测放大器，更包含闩锁电路，该闩锁电路包含：
晶体管(M7)，具有第一传导端、栅极端及第二传导端，该M7晶体管的该第一传导端连接该M4晶体管的该第一传导端，该M7晶体管的该栅极端连接该M3晶体管的该第一传导端，该M7晶体管的该第二传导端接地；以及
晶体管(M8)，具有第一传导端、栅极端及第二传导端，该M8晶体管的该第一传导端与该M3晶体管的该第一传导端，该M8晶体管的该栅极端与该M4晶体管的该第一传导端及该M7晶体管的该第一传导端共同连接，该M8晶体管的该第二传导端接地。

10、  如权利要求9所述的差动感测放大器，更包含差动对，该差动对包含：
晶体管(M1)，具有第一传导端、栅极端及第二传导端，该M1晶体管的该第二传导端连接该M3晶体管的该第一传导端，该M1晶体管的该栅极端连接正电压；
晶体管(M2)，具有第一传导端、栅极端及第二传导端，该M2晶体管的该第二传导端连接该M4晶体管的该第一传导端，该M2晶体管的该栅极端连接负电压；以及
电流源，包含输入端及输出端，该输入端与该M1晶体管的该第一传导端及该M2晶体管的该第一传导端共同连接，该输出端连接Vdd电压。

11、  如权利要求1所述的差动感测放大器，其中该第一信号电平包含逻辑1。

12、  如权利要求1所述的差动感测放大器，其中该第二信号电平包含逻辑0。

13、  一种差动感测放大器，包含：
切换电路，包含第一晶体管及第二晶体管，该第一晶体管具有第一传导端、控制端及第二传导端，该第二晶体管具有第一传导端、控制端及第二传导端，该第一晶体管的该控制端与该第二晶体管的该控制端连接；以及
时钟信号，与该第一晶体管的该控制端及该第二晶体管的该控制端共同连接，该时钟信号包含第一信号电平及第二信号电平，当该时钟信号设定为该第一信号电平时，该差动感测放大器配置为前置放大器，当该时钟信号设定为该第二信号电平时，该差动感测放大器配置为闩锁电路。

14、  如权利要求13所述的差动感测放大器，更包含与该切换电路耦合的一对二极管型式晶体管，以提供稳定该前置放大器的放大率。

15、  如权利要求14所述的差动感测放大器，更包含与该切换电路耦合的正反馈电路，供增加再生的速度。

16、  如权利要求15所述的差动感测放大器，更包含与该切换电路耦合的差动对，供接收正信号及负信号的差动输入。

差动感测放大器电路及利用通过切换电路的时钟信号启动的方法
技术领域
本发明一般涉及集成电路，尤其涉及差动感测放大器(senseamplifier)，其可作为前置放大器及闩锁电路。
背景技术
感测放大器典型用于读取存储器阵列，如只读存储器(ROM)阵列中存储器单元的状态(″0″或″1″)。只读存储器可能包含数百万个排列成行及列的存储器单元。在利用感测放大器读取被选择的单元期间，每一行的单元的源极可能与源极-行线连接，而被选择的行的源极-行线可能与一参考电位或地连接。在读取被选择的单元期间，每一行的单元的漏极可能与独立的位线(漏极-行线)连接，而被选择的行的漏极-行线与感测放大器的输入端连接。在读取被选择的单元期间，每一列的单元的控制栅极与一字线连接，且被选择单元的字线与预定的选择电压连接。
在读取操作期间，通过被选择的单元的电流与参考电流相比较，以决定此选择的单元是否被编程为″0″或″1″。参考电路与第一电流感测放大器的输入端连接，第一电流感测放大器的输出端则与差动放大器的一端连接，第二感测放大器与欲读取的选择的存储器单元连接，此差动放大器将第一电流感测放大器的电压输出与第二感测放大器的电压输出相比较。若参考电路所包含的存储器单元实质上与欲读取的存储器单元相同，则一般需要使电流感测放大器失衡，以达到介于被编程为″0″的选择单元的电流与被编程为″1″的选择单元的电流之间的参考电流。
关于现有技术的感测放大器的问题包含对噪声灵敏、受限于回转率，以及在时钟信号(clock signal)从低至高期间，在输入端产生回扣噪声(kickback)。因此，期待设计一种差动感测放大器，可增强存储器读取裕度，降低回扣噪声及增加速度性能。
发明内容
本发明提供一种差动感测放大器，可配置为前置放大器或闩锁电路，由连接切换电路的时钟信号启动。当时钟信号设定在第一信号电平(level)，差动感测放大器的切换电路被启动，使得差动感测放大器配置为具有正反馈电路的前置放大器。当时钟信号设定在第二信号电平，差动感测放大器的切换电路被关闭，使得差动感测放大器配置为闩锁电路。对于一个读取周期来说，差动感测放大器首先运作为前置放大器，接着作为闩锁电路。
在第一实施例中，差动感测放大器具有切换电路，此切换电路的上端与一对二极管型式晶体管耦合，切换电路的下端的差动对与正反馈电路耦合。在第二实施例中，差动感测放大器具有切换电路及差动对(differential pair)，此切换电路的上端与一对电阻器耦合，差动对的下端与正反馈电路耦合。在第三实施例中，差动感测放大器具有切换器及一对二极管型式晶体管，此切换器的上端与一差动对耦合，此对二极管型式晶体管的下端与正反馈电路耦合。
大致来说，一种差动感测放大器包含一晶体管(M3)及一晶体管(M4)以及一时钟信号，晶体管(M3)具有第一传导端、控制端及第二传导端，晶体管(M4)具有第一传导端、控制端及第二传导端，M3晶体管的控制端与M4晶体管的控制端连接。时钟信号与M3晶体管的控制端及M4晶体管的控制端共同连接，时钟信号具有第一信号电平及第二信号电平，当时钟信号设定为第一信号电平时，差动感测放大器配置为一前置放大器，当时钟信号设定为第二信号电平时，差动感测放大器配置为闩锁电路。
本发明的优点为包含差动输入端、闩锁电路及一对二极管型式晶体管，提供稳定的放大率。此外，本发明有益地在闩锁使能之前，放大差动输入信号。此外，本发明具有正反馈电路，有益地增加正反馈的速度。
本发明的结构及方法由以下实施方式详细说明。此发明内容并非意图限定本发明，本发明由权利要求界定。本发明的这些或其它实施例、特征方面及优点可藉由下列实施方式、权利要求书及附图而有进一步的了解。
附图说明
图1为说明根据本发明的差动感测放大器的第一实施例，当时钟信号设定为第一信号电平时，此差动感测放大器作为前置放大器的电路图；
图2为说明根据本发明的差动感测放大器的第一实施例，当时钟信号设定为第二信号电平时，此差动感测放大器作为闩锁电路的电路图；
图3为说明根据本发明，当第一实施例的差动感测放大器作为前置放大器，在差动感测放大器中的回路增益的电路图；
图4为说明根据本发明，当第一实施例的差动感测放大器作为闩锁电路，在差动感测放大器中的回路增益的电路图；
图5为说明根据本发明的差动感测放大器的第二实施例，当时钟信号设定为第一信号电平时，此差动感测放大器作为前置放大器的电路图；
图6为说明根据本发明的差动感测放大器的第二实施例，当时钟信号设定为第二信号电平时，此差动感测放大器作为闩锁电路的电路图；
图7为说明根据本发明的差动感测放大器的电阻电容(RC)延迟的电路图；
图8为说明根据本发明，在读取操作期间，差动感测放大器的信号电压的电路图。
【主要元件符号说明】
100、200、500、600、700差动感测放大器
110时钟(CLK)信号
120、620差动放大器
130切换器
140、610、612、614二极管型式晶体管
150、630正反馈电路
160、640第一输出反相器
170、650第二输出反相器
120、620差动对
122、124、132、134、142、144、152、154、612、614、622、624、632、634晶体管
126、626电流源
127、128、628、629差动输入
129接地
146 Vdd电压
162、172、642、652输出信号
510、520、710电阻器
800波形
810、830前置放大器
820、840闩锁
具体实施方式
现在参考图1的电路图，说明差动感测放大器100，当时钟(CLK)信号110设定为第一信号电平时，差动感测放大器100作为前置放大器。差动感测放大器100包含差动放大器120、切换器130、一对二极管型式晶体管140、正反馈电路150、第一输出反相器160及第二输出反相器170。在此操作模式下，时钟信号110设定为第一信号电平，以开启切换器130，使得差动感测放大器100作为前置放大器，其中所有的晶体管M1 122、M2 124、M3 132、M4 134、M5 142、M6 144、M7 152及M8 154和电流源126一同启动。切换器130包含M3晶体管132及M4晶体管134，其上端分别与一对二极管型式晶体管M5 142及M6 144耦合，且其下端与差动对120耦合。此对二极管型式晶体管M5 142及M6 144为PMOS(P通道MOS，即P通道金属氧化物半导体)晶体管。正反馈电路150包含M7晶体管152及M8晶体管154，其提供部分前置放大器的正反馈。差动对120包含在M1晶体管122及M2晶体管124的两NMOS(N通道MOS，即N通道金属氧化物半导体)晶体管，其一同连接且由定电流源126偏压。
在M3晶体管132的栅极端及M4晶体管134的栅极端之间共同连接时钟信号110。M3晶体管132具有漏极端，共同连接M5晶体管142的源极端及M5晶体管142的栅极端。M4晶体管134具有漏极端，共同连接M6晶体管144的源极端及M6晶体管144的栅极端。M5晶体管142具有漏极端，连接至Vdd电压146。M6晶体管144也具有漏极端，连接至Vdd电压146。M3晶体管132也具有源极端，连接至M1晶体管122的漏极端。M4晶体管134也具有源极端，连接至M2晶体管124的漏极端。M1晶体管122及M2晶体管124接收差动输入VP 127及VN 128，其中，M1晶体管122的栅极端连接至正电压VP127，M2晶体管124的栅极端连接至负电压VN128。电流源126具有一输入端及一输出端，输入端共同连接M1晶体管122的源极端及M2晶体管124的源极端，输出端接地129。
正反馈电路150设计为具有M7晶体管152及M8晶体管154，当时钟信号110设定为1时，其作为前置放大器的一部份。M7晶体管152具有源极端，共同连接M4晶体管134的源极端、M8晶体管154的栅极端及第二反相器170的输入端。M8晶体管154具有源极端，共同连接M3晶体管132的源极端、M7晶体管152的栅极端及第一反相器160的输入端。M7晶体管152具有漏极端，连接至Vdd电压146。M8晶体管154也具有漏极端，连接至Vdd电压146。第二反相器170产生一输出信号OUTB 172，第一反相器160产生一输出信号OUT 162。输出信号OUT 162为乃对应于输出信号OUTB 172反相的互补输出信号，使得当输出信号OUTB 172为高时，则输出信号OUT 162为低，或当输出信号OUTB 172为低时，则输出信号OUT162为高。
当CLK信号110为第一信号电平时，M3及M4晶体管132及134启动，之后M3晶体管132启动M5晶体管142，M4晶体管134启动M6晶体管144。每一个M5晶体管142及M6晶体管144的栅极端连接至其源极端，使得每一个晶体管像作为一二极管。M3晶体管132连接至M5晶体管142，使其共同等效作为一小电阻器。M4晶体管134连接至M6晶体管144，使其共同等效作为一小电阻器。在这样的配置下，因为回路增益小于1，使得V₀₁ 180及V₀₂ 182之间的电压关系维持稳定，以数学式表示则为V₀₁-V₀₂≈10*(Vp-VN)。
如图2所示的电路图，说明差动感测放大器200，当时钟信号110设定为第二信号电平时，差动感测放大器200作为闩锁电路。当时钟信号为第二信号电平时，切换电路130为关闭状态，M3晶体管132及M4晶体管134皆为关闭，之后也关闭M5晶体管142及M6晶体管144。四个晶体管M3 132、M4 134、M5 142及M6 144皆画成具有些微阴影，以表示其位于关闭状态。差动感测放大器200的剩余部分仍是启动的，包含差动对120及闩锁电路150，如同输出反相器160及170。差动感测放大器200可有效作为一闩锁电路。在图1所述的前置放大器，M3 132、M4 134、M5 142及M6 144晶体管都启动，M3 132及M5 142晶体管作为一小电阻器，且M4 134及M6 144晶体管作为一小电阻器。然而，在差动感测放大器200作为一闩锁电路的操作模式，当时钟信号110设定为第二信号电平时，来自M3 132及M5 142晶体管的小电阻器值不再存在于差动感测放大器200中。相同地，在差动感测放大器200作为一闩锁电路的操作模式，当时钟信号110设定为第二信号电平，来自M4 134及M6 144晶体管的小电阻器值也不再存在于差动感测放大器200中。没有并行的小电阻器，整体的输出电阻值将会增加，使得全回路增益(来自M1 122、M2124、M7 152及M8 154晶体管)大于1。在此情况，V₀₁ 180及V₀₂ 182的电压差会因为回路增益大于1的而与最后阶段的关联性较大值。
下列表1简述对于设定为第一信号电平的时钟信号，在此例中为1，其功能的矩阵及晶体管的操作状态，而时钟信号设定为第二信号电平，则在此例中为0。
表1