一种移位寄存器、栅极驱动电路、阵列基板和显示装置.pdf

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1、(10)申请公布号 CN 103680452 A (43)申请公布日 2014.03.26 CN 103680452 A (21)申请号 201310700458.3 (22)申请日 2013.12.18 G09G 3/36(2006.01) G11B 19/28(2006.01) (71)申请人 合肥京东方光电科技有限公司 地址 230012 安徽省合肥市新站区铜陵北路 2177 号 申请人 京东方科技集团股份有限公司 (72)发明人 郑亮亮 (74)专利代理机构 北京路浩知识产权代理有限 公司 11002 代理人 李迪 (54) 发明名称 一种移位寄存器、 栅极驱动电路、 阵列基板和 显示。

2、装置 (57) 摘要 本发明公开了一种移位寄存器、 栅极驱动电 路、 阵列基板和显示装置， 其中移位寄存器包括输 入模块和输出模块， 还包括栅极信号生成模块， 与 输入模块和输出模块连接， 包括其中输入模块中 包括第一、 二、 三和四时钟信号输入端， 第三时钟 信号输入端与第二时钟信号输入端输入相位和幅 值都相同的信号， 第四信号时钟信号输入端输入 直流电压信号 ； 还包括控制模块， 与栅极信号生 成模块连接， 包括第七薄膜晶体管、 第二电容和第 十一薄膜晶体管， 其中第三时钟信号输入端与第 七薄膜晶体管的栅极和第二电容的第一端连接， 第四信号时钟信号输入端与第十一薄膜晶体管的 源极连接， 且。

3、该点电平为第一电平。 通过增加两个 时序信号， 加快输出端放电， 缩短栅极信号关断时 间。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图3页 (10)申请公布号 CN 103680452 A CN 103680452 A 1/1 页 2 1. 一种移位寄存器， 包括输入模块和输出模块， 其特征在于， 还包括栅极信号生成模 块， 与输入模块和输出模块连接， 包括其中输入模块中包括第一时钟信号输入端、 第二时钟 信号输入端、 第三时钟信号输入端和第四时钟信号输入端， 第三时钟信。

4、号输入端与第二时 钟信号输入端输入相位和幅值都相同的信号， 所述第四信号时钟信号输入端输入直流电压 信号 ； 还包括控制模块， 与栅极信号生成模块连接， 包括第七薄膜晶体管、 第二电容和第十一 薄膜晶体管， 其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连 接， 第四信号时钟信号输入端与第十一薄膜晶体管的源极连接， 且该点电平为第一电平。 2. 如权利要求 1 所述的移位寄存器， 其特征在于， 所述控制模块还包括 ： 第十三薄膜晶 体管， 第十三薄膜晶体管的栅极与第二时钟信号输入端连接， 源极与第十一薄膜晶体管的 漏极连接。 3. 如权利要求 1 所述的移位寄存器， 其特征在于。

5、， 所述输入端还包括原始信号输入端、 复位信号输入端和低电压信号输入端。 4. 如权利要求 3 所述的移位寄存器， 其特征在于， 所述栅极信号生成模块中包括 ： 第 一薄膜晶体管、 第二薄膜晶体管、 第三薄膜晶体管、 第四薄膜晶体管、 第五薄膜晶体管、 第六 薄膜晶体管、 第八薄膜晶体管、 第九薄膜晶体管、 第十薄膜晶体管、 第十二薄膜晶体管以及 第一电容， 所述第一薄膜晶体管的栅极和源极均与原始信号输入端连接， 复位信号输入端 与第二薄膜晶体管和第四薄膜晶体管的栅极连接， 低电压信号输入端分别与第二薄膜晶体 管、 第十薄膜晶体管、 第八薄膜晶体管、 第六薄膜晶体管、 第四薄膜晶体管和第十二薄。

6、膜晶 体管的漏极连接， 第一电容的第一端连接第一薄膜晶体管的漏极， 第二端连接输出模块的 信号输出端。 5. 如权利要求 4 所述的移位寄存器， 其特征在于， 第一时钟信号输入端与第九薄膜晶 体管的栅极和源极连接， 第二时钟信号输入端与第三薄膜晶体管的源极连接， 且第七薄膜 晶体管的源极与第五薄膜晶体管的漏极连接， 第七薄膜晶体管的漏极与第十薄膜晶体管的 栅极和第六薄膜晶体管的源极连接， 且该点电平为第三电平。 6. 如权利要求 5 所述的移位寄存器， 其特征在于， 当第三时钟信号输入端为高电平时， 输出模块输出高电平， 此时第二电平处为高电平， 第二电容被充电至第三时钟信号输入端 的高电平 。

7、； 当第三时钟信号输入端为低电平时， 第七薄膜晶体管导通， 由于第二电容的自举效应 导致第一电平处的电压被拉升， 第十一薄膜晶体管导通， 使得第三薄膜晶体管的栅极被拉 升到第一电平处的电平。 7. 如权利要求 1-6 中任一项所述的移位寄存器， 其特征在于， 薄膜晶体管均为 NMOS 晶 体管， 第一电容和第二电容均为自举电容。 8. 一种栅极驱动电路， 其特征在于， 包括权利要求 1-7 中任一项所述移位寄存器。 9. 一种阵列基板， 其特征在于， 包括权利要求 8 所述的栅极驱动电路。 10. 一种显示装置， 其特征在于， 包括权利要求 9 所述的阵列基板。 权 利 要 求 书 CN 10。

8、3680452 A 2 1/4 页 3 一种移位寄存器、 栅极驱动电路、 阵列基板和显示装置 技术领域 0001 本发明涉及液晶显示技术领域， 特别涉及一种移位寄存器、 栅极驱动电路、 阵列基 板和显示装置。 背景技术 0002 近年来， 随着半导体科技的蓬勃发展， 便携式电子产品及平面显示器产品也随之 兴起。 薄膜晶体管(Thin Film Transistor， 简称TFT)液晶显示器由于具有操作电压低、 无 辐射线散射、 重量轻以及体积小等优点， 已逐渐成为各种数据产品的标准输出设备。TFT 液 晶显示器一般由水平和垂直两个方向排列的像素矩阵构成， TFT 液晶显示器进行显示时， 通 过。

9、移位寄存器产生栅极输入信号， 从第一行到最后一行依次扫描各行像素。在设计 TFT 液 晶显示器时， 需要设计适当的移位寄存器， 以保证其稳定工作。 通常移位寄存器是由多级移 位寄存器单元串联构成， 而前一级移位寄存器单元的输出信号作为后一级移位寄存器单元 的输入信号。 0003 阵列基板栅极驱动 (Gate Drive on Array， 简称 GOA) 电路设计时， 为了保证栅极 （Gate） 信号的充分开启， 需要提前将栅极信号打开。例如， 对于 4CLK（即 4 个时钟信号） 设 计， 栅极会提前 3 行开打， 对于 8CLK 设计， 栅极会提前 7 行打开， 期间可能会出现将上一行 的。

10、数据写到下一行， 但由于面板的刷新率较高， 终端用户无法发现。 但是由于每行真正需要 写入的数据需要保持一帧， 约 16.67ms（帧频 60Hz） ， 终端用户可以分辨出来， 因此绝对不允 许下一行的数据写到上一行里去。GOA 电路设计时， 由于 GOA 负载较大， 栅极信号放电时间 较长， 从而使得源极信号必须等到栅极信号放电至一定电平后方可以写入， 否则会发生下 一行数据写到上一行的情况， 但是这样会压缩源极信号的写入时间， 进而导致像素充电不 充分， 无法充满。 尤其是在分辨率越来越高的情况下， 面板的源极充电时间越来越短， GOA放 电时间缩短就显得越来越重要。 0004 已有移位寄。

11、存器 GOA 输出由于负载较大， 放电管子栅极电压 VG 电压较低， 导致放 电时间较长， 影响源极的充电时间。 发明内容 0005 （一） 要解决的技术问题 0006 本发明要解决的技术问题是如何解决栅极信号放电时间较长的问题， 避免影响到 源极的充电时间， 缩短栅极信号的关闭时间。 0007 （二） 技术方案 0008 为解决上述技术问题， 本发明提供了一种移位寄存器， 包括输入模块和输出模块， 还包括栅极信号生成模块， 与输入模块和输出模块连接， 包括其中输入模块中包括第一时 钟信号输入端、 第二时钟信号输入端、 第三时钟信号输入端和第四时钟信号输入端， 第三时 钟信号输入端与第二时钟信。

12、号输入端输入相位和幅值都相同的信号， 所述第四信号时钟信 号输入端输入直流电压信号 ； 说 明 书 CN 103680452 A 3 2/4 页 4 0009 还包括控制模块， 与栅极信号生成模块连接， 包括第七薄膜晶体管、 第二电容和第 十一薄膜晶体管， 其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端 连接， 第四信号时钟信号输入端与第十一薄膜晶体管的源极连接， 且该点电平为第一电平。 0010 进一步地， 所述控制模块还包括 ： 第十三薄膜晶体管， 第十三薄膜晶体管的栅极与 第二时钟信号输入端连接， 源极与第十一薄膜晶体管的漏极连接。 0011 进一步地， 所述输入端还包括。

13、原始信号输入端、 复位信号输入端和低电压信号输 入端。 0012 进一步地， 所述栅极信号生成模块中包括 ： 第一薄膜晶体管、 第二薄膜晶体管、 第 三薄膜晶体管、 第四薄膜晶体管、 第五薄膜晶体管、 第六薄膜晶体管、 第八薄膜晶体管、 第九 薄膜晶体管、 第十薄膜晶体管、 第十二薄膜晶体管以及第一电容， 所述第一薄膜晶体管的栅 极和源极均与原始信号输入端连接， 复位信号输入端与第二薄膜晶体管和第四薄膜晶体管 的栅极连接， 低电压信号输入端分别与第二薄膜晶体管、 第十薄膜晶体管、 第八薄膜晶体 管、 第六薄膜晶体管、 第四薄膜晶体管和第十二薄膜晶体管的漏极连接， 第一电容的第一端 连接第一薄膜。

14、晶体管的漏极， 第二端连接输出模块的信号输出端。 0013 进一步地， 第一时钟信号输入端与第九薄膜晶体管的栅极和源极连接， 第二时钟 信号输入端与第三薄膜晶体管的源极连接， 且第七薄膜晶体管的源极与第五薄膜晶体管 的漏极连接， 第七薄膜晶体管的漏极与第十薄膜晶体管的栅极和第六薄膜晶体管的源极连 接， 且该点电平为第三电平。 0014 进一步地， 当第三时钟信号输入端为高电平时， 输出模块输出高电平， 此时第二电 平处为高电平， 第二电容被充电至第三时钟信号输入端的高电平 ； 0015 当第三时钟信号输入端为低电平时， 第七薄膜晶体管导通， 由于第二电容的自举 效应导致第一电平处的电压被拉升，。

15、 第十一薄膜晶体管导通， 使得第三薄膜晶体管的栅极 被拉升到第一电平处的电平。 0016 进一步地， 薄膜晶体管均为 NMOS 晶体管， 第一电容和第二电容均为自举电容。 0017 为解决上述技术问题， 本发明还提供了一种栅极驱动电路， 包括以上所述移位寄 存器。 0018 为解决上述技术问题， 本发明还提供了一种阵列基板， 包括以上所述的栅极驱动 电路。 0019 为解决上述技术问题， 本发明还提供了一种显示装置， 其中包括以上所述的阵列 基板。 0020 （三） 有益效果 0021 本发明实施例提供的一种移位寄存器、 栅极驱动电路、 阵列基板和显示装置， 其中 移位寄存器包括输入模块和输出。

16、模块， 还包括栅极信号生成模块， 与输入模块和输出模块 连接， 包括其中输入模块中包括第一、 二、 三和四时钟信号输入端， 第三时钟信号输入端与 第二时钟信号输入端输入相位和幅值都相同的信号， 第四信号时钟信号输入端输入直流电 压信号 ； 还包括控制模块， 与栅极信号生成模块连接， 包括第七薄膜晶体管、 第二电容和第 十一薄膜晶体管， 其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端 连接， 第四信号时钟信号输入端与第十一薄膜晶体管的源极连接， 且该点电平为第一电平。 通过增加两个时序信号， 加快输出端放电， 缩短栅极信号关断时间。 上述移位寄存器在传统 说 明 书 CN 103。

17、680452 A 4 3/4 页 5 移位寄存器时序电路基础上上增加两个时序信号、 三个薄膜晶体管和一个自举电容， 使得 其漏极与信号输出端的第三薄膜晶体管的栅极被拉升到传统移位寄存器节点的 2 倍， 考虑 到薄膜晶体管自身特性， 即 VGS 越高， 充放电电流越大， 第一电平处的高电平导致信号输出 端快速放电， 从而显著缩短栅极信号的关断时间。 附图说明 0022 图 1 是现有技术中移位寄存器的电路结构示意图 ； 0023 图 2 是现有技术中移位寄存器的逻辑时序图 ； 0024 图 3 是本发明实施例中提供的一种移位寄存器的电路结构示意图 ； 0025 图 4 是本发明实施例中提供的移位。

18、寄存器的逻辑时序图。 具体实施方式 0026 下面结合附图和实施例， 对本发明的具体实施方式作进一步详细描述。以下实施 例用于说明本发明， 但不用来限制本发明的范围。 0027 现有技术中移位寄存器的电路结构示意图如图 1 所示， 包括输入模块、 栅极信号 生成模块和输出模块， 其中输入模块包括原始信号输入端 INPUT、 两个时钟信号 CLKB 和 CLK、 复位信号 RESET 和低电压信号输入端 VSS， 栅极信号生成模块 10 个薄膜晶体管和 1 个 自举电容， 输出模块只包括一个信号输出端 OUTPUT。输入信号与薄膜晶体管各个电极之间 的连接具体包括 ： 薄膜晶体管 M1 的栅极和。

19、源极连接原始信号输入端 INPUT， M9 的栅极和源 极以及 M5 的源极连接时钟信号 CLKB， M9 的漏极连接 M5 的栅极和 M8 的源极， M5 的漏极连 接 M6 的源极， M1 的漏极和 M2、 M10 的源极连接， M10 的栅极连接 M11 的栅极， M6 的栅极连 接 M3 的栅极， 还与 M1 的漏极以及自举电容 C1 的一端连接， C1 的另一端连接信号输出端， M3 的源极连接时钟信号 CLK， 漏极联连接 M11 和 M4 的源极， 作为信号输出端， M4 的栅极、 M2 的栅极连接复位信号 RESET， M2、 M10、 M8、 M6、 M11 和 M4 的漏极。

20、连接低电压信号输入端 VSS。 其中 CLK 和 CKLB 是两个相位相反、 幅值相同的时钟信号， 在提供栅极扫描触发信号 STV 的 情况下， 得到的时序图如图 2 所示。 0028 本发明实施例中提供了一种移位寄存器， 包括输入模块和输出模块， 电路结构示 意图如图 3 所示， 还包括栅极信号生成模块， 与输入模块和输出模块连接， 包括其中输入模 块中包括第一时钟信号输入端 CLKB、 第二时钟信号输入端 CLK、 第三时钟信号输入端 CLKP 和第四时钟信号输入端VGHM， 第三时钟信号输入端CLKP与第二时钟信号输入端CLK输入相 位和幅值都相同的信号， 第四信号时钟信号输入端 VGH。

21、M 输入直流电压信号 ； 0029 还包括控制模块， 与栅极信号生成模块连接， 包括第七薄膜晶体管 M7、 第二电容 C2 和第十一薄膜晶体管 M11， 其中第三时钟信号输入端 CLKP 与第七薄膜晶体管 M7 的栅极 和第二电容 C2 的第一端连接， 第四信号时钟信号输入端 VGHM 与第十一薄膜晶体管 M11 的 源极连接， 且该点 PU 电平为第一电平。 0030 优选地， 本实施例中的控制模块还包括 ： 第十三薄膜晶体管 M13， 第十三薄膜晶体 管 M13 的栅极与第二时钟信号输入端 CLK 连接， 源极与第十一薄膜晶体管 M11 的漏极连接。 0031 优选地， 本实施例中的输入端。

22、还包括原始信号输入端 INPUT、 复位信号输入端 RESET 和低电压信号输入端 VSS。 说 明 书 CN 103680452 A 5 4/4 页 6 0032 优选地， 本实施例中的栅极信号生成模块中包括 ： 第一薄膜晶体管 M1、 第二薄膜 晶体管 M2、 第三薄膜晶体管 M3、 第四薄膜晶体管 M4、 第五薄膜晶体管 M5、 第六薄膜晶体管 M6、 第八薄膜晶体管M8、 第九薄膜晶体管M9、 第十薄膜晶体管M10、 第十二薄膜晶体管M12以 及第一电容 C1， 第一薄膜晶体管 M1 的栅极和源极均与原始信号输入端 INPUT 连接， 复位信 号输入端 RSEST 与第二薄膜晶体管 M。

23、2 和第四薄膜晶体管 M4 的栅极连接， 低电压信号输入 端 VSS 分别与第二薄膜晶体管 M2、 第十薄膜晶体管 M10、 第八薄膜晶体管 M8、 第六薄膜晶体 管M6、 第四薄膜晶体管M4和第十二薄膜晶体管M12的漏极连接， 第一电容C1的第一端连接 第一薄膜晶体管 M1 的漏极， 第二端连接输出模块的信号输出端。 0033 优选地， 本实施例中的第一时钟信号输入端 CLKB 与第九薄膜晶体管 M9 的栅极和 源极连接， 第二时钟信号输入端 CLK 与第三薄膜晶体管 M3 的源极连接， 且第七薄膜晶体管 M7 的源极与第五薄膜晶体管 M5 的漏极连接， 第七薄膜晶体管 M7 的漏极与第十薄。

24、膜晶体管 M10 的栅极和第六薄膜晶体管 M6 的源极连接， 且该点 PD 电平为第三电平。 0034 优选地， 本实施例中的薄膜晶体管M1M13均为NMOS晶体管， 第一电容C1和第二 电容 C2 均为自举电容， 其中自举电容能够将信号反馈到输入端， 若相位相反则是负反馈， 对电路起到稳定的作用 ； 若相位相同则是正反馈， 对电路起到加大作用。 0035 基于上述， 本实施例中增加的两个时钟信号CLKP和VGHM， 其中CLKP适合CLK的相 位相同， 并且幅值也相同的信号， VGHM 是一个直流电压信号， 其值高于 CLK 的高点平， 低于 PM 点的最高电平。 0036 优选地， 本实施。

25、例中的当第三时钟信号输入端 CLKP 为高电平时， 输出模块输出高 电平， 此时第二电平 PU 处为高电平， 第二电容 C2 被充电至第三时钟信号输入端 CLKP 的高 电平 ； 0037 当第三时钟信号输入端CLKP为低电平时， 第七薄膜晶体管M7导通， 由于第二电容 C2 的自举效应导致第一电平 PM 处的电压被拉升， 第十一薄膜晶体管 M11 导通， 使得第三薄 膜晶体管 M3 的栅极被拉升到第一电平 PM 处的电平。 0038 本实施例中提供的移位寄存器在传统移位寄存器时序电路上增加CLKP和VGHM两 个时序信号， 其中 CLKP 和 CLK 信号相位幅值均相同， VGHM 电压为直。

26、流电压， 其值高于 CLKP 的高电平， 但是低于 PM 点的最高电平。当 CLKP 为高电平时， OUTPUT 端输出高电平， 同时由 于 PU 点为高电平， 自举电容 C2 被充电至 CLKP 的高电平， 当 CLKP 为低电平时， 第七薄膜晶 体管 M7 导通， 由于自举电容 C2 的自举效应， 导致 PM 点电压被拉升， 进而导致第十一薄膜晶 体管 M11 导通， 使得第三薄膜晶体管 M3 的栅极被拉升到 PM 点电平， 由于该点电平约是传统 移位寄存器节点的2倍， 考虑到薄膜晶体管自身特性， 即VGS越高， 充放电电流越大， 因此PM 点的高电平导致 OUTPUT 点快速放电， 从而。

27、显著缩短栅极信号的关断时间。 0039 本发明实施例还提供了一种栅极驱动电路， 包括以上所述的移位寄存器。 0040 基于上述， 本发明实施例还提供了一种阵列基板， 包括以上所述的栅极驱动电路。 0041 基于上述， 本发明实施例还提供了一种显示装置， 包括以上的阵列基板。 0042 以上实施方式仅用于说明本发明， 而并非对本发明的限制， 有关技术领域的普通 技术人员， 在不脱离本发明的精神和范围的情况下， 还可以做出各种变化和变型， 因此所有 等同的技术方案也属于本发明的范畴， 本发明的专利保护范围应由权利要求限定。 说 明 书 CN 103680452 A 6 1/3 页 7 图 1 图 2 说 明 书 附 图 CN 103680452 A 7 2/3 页 8 图 3 说 明 书 附 图 CN 103680452 A 8 3/3 页 9 图 4 说 明 书 附 图 CN 103680452 A 9 。