准纳米线晶体管及其制造方法.pdf

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1、(10)申请公布号 CN 103779226 A (43)申请公布日 2014.05.07 CN 103779226 A (21)申请号 201210407807.8 (22)申请日 2012.10.23 H01L 21/336(2006.01) H01L 29/78(2006.01) B82Y 10/00(2011.01) (71)申请人 中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路 3 号 (72)发明人 朱慧珑 梁擎擎 尹海洲 骆志炯 (74)专利代理机构 北京汉昊知识产权代理事务 所 ( 普通合伙 ) 11370 代理人 朱海波 何平 (54) 发明名称 准纳米线。

2、晶体管及其制造方法 (57) 摘要 本发明提供一种准纳米线晶体管及其制造方 法， 该方法包括 ： 提供 SOI 衬底， 该 SOI 衬底包括 基底层 （100） ， BOX 层 （120）和 SOI 层 （130） ； 在 SOI 层上形成鳍片基体， 所述鳍片基体包括至少 一组硅 / 硅锗叠层 ； 在鳍片基体的两侧形成源漏 区 （110） ； 由鳍片基体以及其下的 SOI 层形成准纳 米线鳍片 ； 横跨所述准纳米线鳍片形成栅堆叠。 该方法可以有效地控制栅长特性。本发明还提供 了根据上述方法形成的半导体结构。 (51)Int.Cl. 权利要求书 2 页 说明书 7 页 附图 9 页 (19)中华。

3、人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书7页 附图9页 (10)申请公布号 CN 103779226 A CN 103779226 A 1/2 页 2 1. 一种准纳米线晶体管的制造方法， 包括 ： a） 提供 SOI 衬底， 该 SOI 衬底包括基底层 （100） ， BOX 层 （120） 和 SOI 层 （130） ； b） 在 SOI 层上形成鳍片基体， 所述鳍片基体包括至少一组硅 / 硅锗叠层 ； c） 在鳍片基体的两侧形成源漏区 （110） ； d） 由鳍片基体以及其下的 SOI 层形成准纳米线鳍片 ； e） 横跨所述准纳米线鳍片形成栅堆叠。 2. 根。

4、据权利要求 1 所述的方法， 其中， 源漏区 （110） 为应力材料源漏区。 3. 根据权利要求 1 所述的方法， 其中， 步骤 b） 中通过沉积和刻蚀在 SOI 层上形成鳍片 基体， 并且在步骤 c） 中通过外延生长形成源漏区 （110） 。 4. 根据权利要求 3 所述的方法， 其中， 步骤 b） 中的刻蚀在鳍片基体两侧的 SOI 层上停 止或者去除鳍片基体两侧的一部分 SOI 层。 5. 根据权利要求 3 所述的方法， 其中当鳍型场效应晶体管为 PMOS 器件， 源漏区 （110） 的材料为 SiGe， Ge 元素的比例在 15 -75的范围内。 6. 根据权利要求 3 所述的方法， 其。

5、中当鳍型场效应晶体管为 NMOS 器件， 源漏区 （110） 的材料为 SiC， C 元素的比例在 0.5 -2的范围内。 7. 根据权利要求 1 所述的方法， 其中， 步骤 b） 中鳍片基体上覆盖有第一介质层 （150） ； 步骤 c） 在鳍片基体的长度方向上的两侧形成源漏区 （110） ， 并在源漏区上覆盖第二介 质层 （160） ， 第二介质层的材料不同于第一介质层 ； 步骤 d） 中由鳍片基体以及其下的 SOI 层形成位于鳍片基体的长度方向上的两侧的源 漏区 （110） 以及第二介质层 （160） 构成的凹陷中的沿所述长度方向延伸的准纳米线鳍片 ； 并且在步骤 e） 之前包括 步骤 f。

6、） 在凹陷中暴露的 SOI 层 （130） 和源漏区 （110） 的侧壁上形成侧墙 （210） ； 并且 步骤 e） 包括在凹陷中形成覆盖准纳米线鳍片的栅介质层 （220） 以及覆盖栅介质层的 栅金属层 （230） 。 8. 根据权利要求 7 所述的方法， 其中， 鳍片基体和第一介质层 （150） 之间还存在第三介 质层 （140） 。 9. 根据权利要求 7 所述的方法， 其中， 步骤 d） 包括， 在宽度方向上的特定位置覆盖沿长度方向延伸的具有一定宽度的掩模 ； 去除鳍片基体未被掩模覆盖的部分以及其下的 SOI 层直至露出 BOX 层 （120） ； 去除掩模， 以及掩模之下的第一介质层 。

7、（150） 。 10. 根据权利要求 1 所述的方法， 其中， 栅堆叠中的栅介质层 （220） 为高 k 介质层， 栅金 属层 （230） 包括开启电压调节金属。 11. 根据权利要求 7 所述的方法， 其中， 步骤 e） 包括， 沉积覆盖整个半导体结构的栅介质层 （220） ； 沉积覆盖栅介质层 （220） 的栅金属层 （230） ； 执行平坦化操作去除凹陷以外的其他区域覆盖的栅金属层 （230） 。 12. 根据权利要求 7 所述的方法， 其中， 步骤 f） 和步骤 e） 之间还包括， 对鳍片的侧壁进 行刻蚀， 形成截面为锯齿形的侧壁。 权 利 要 求 书 CN 103779226 A 2。

8、 2/2 页 3 13. 根据权利要求 12 所述的方法， 其中， SOI 层的晶向为 ， 其中通过控制鳍片基 体的取向， 并利用湿法刻蚀对鳍片的侧壁进行刻蚀， 形成截面为锯齿形的侧壁。 14. 一种准纳米线晶体管， 包括 ： SOI 衬底， 包括 SOI 层 （130） 、 BOX 层 （120） 和基底层 （100） ； 鳍片， 由 SOI 层 （130） 的一部分以及其上的至少一组硅 / 硅锗叠层形成 ； 位于鳍片两侧在鳍片的宽度方向上延伸的源漏区 （110） ， 所述鳍片位于延伸的源漏区 形成的凹陷中， 源漏区 （110） 未与鳍片相连的部分上形成有侧墙 （210） ； 栅介质层 （2。

9、20） ， 覆盖所述鳍片 ； 栅金属层 （230） ， 覆盖所述栅介质层 （220） 。 15. 根据权利要求 14 所述的准纳米线晶体管， 其中， 所述鳍片顶部覆盖有第三介质层 （140） 。 16. 根据权利要求 14 所述的准纳米线晶体管， 其中， 所述源 / 漏区 （110） 覆盖有第二介 质层 （160） 。 17. 根据权利要求 12 所述的准纳米线晶体管， 其中， 源漏区 （110） 为应力材料源漏区。 18. 根据权利要求 17 所述的准纳米线晶体管， 其中当准纳米线晶体管为 PMOS 器件， 应 力材料源漏区 （110） 的材料为 SiGe， Ge 元素的比例在 15 -75。

10、的范围内。 19. 根据权利要求 14 所述的准纳米线晶体管， 其中当准纳米线晶体管为 NMOS 器件， 应 力材料源漏区 （110） 的材料为 SiC， C 元素的比例在 0.5 -2的范围内。 20. 根据权利要求 14 所述的准纳米线晶体管， 其中栅介质层 （220） 为高 k 介质层， 栅金 属层 （230） 包括开启电压调节金属。 21. 根据权利要求 14 所述的准纳米线晶体管， 其中， 所述源漏区 （110） 高于所述鳍片。 22. 根据权利要求 14 所述的准纳米线晶体管， 其中， 鳍片的侧壁处硅层表面的晶向为 。 权 利 要 求 书 CN 103779226 A 3 1/7 。

11、页 4 准纳米线晶体管及其制造方法 技术领域 0001 本发明涉及半导体技术领域， 尤其涉及一种准纳米线晶体管及其制造方法。 背景技术 0002 随着 MOSFET（金属氧化物场效应晶体管） 沟道长度不断缩短， 一系列在 MOSFET 长 沟道模型中可以忽略的效应变得愈发显著， 甚至成为影响性能的主导因素， 这种现象统称 为短沟道效应。 短沟道效应导致器件的电学性能恶化， 如造成栅极阈值电压下降、 功耗增加 以及信噪比下降等问题。 0003 为了改善短沟道效应， 业界的主导思路是改进传统的平面型器件技术， 想办法减 小沟道区的厚度， 消除沟道中耗尽层底部的中性层， 让沟道中的耗尽层能够填满整个。

12、沟道 区这便是所谓的全耗尽型 （Fully Depleted ： FD） 器件， 而传统的平面型器件则属于部分 耗尽型 （Partialiy Depleted ： PD） 器件。 0004 不过， 要制造出全耗尽型器件， 要求沟道处的硅层厚度极薄。传统的制造工艺， 特 别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵， 即便对新兴的 SOI （绝 缘体上硅） 工艺而言， 沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器 件的整体构思， 研发的重心转向立体型器件结构。 0005 立体型器件结构 （有的材料中也称为垂直型器件） 指的是器件的源漏区和栅极的 横截面并不位于同一平。

13、面内的技术， 实质属 FinFET（鳍式场效应晶体管） 结构。 0006 转向立体型器件结构之后， 由于沟道区不再包含在体硅或 SOI 中， 而是从这些结 构中独立出来， 因此， 采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。 0007 当前， 已提出的立体型半导体器件如图 1 所示， 所述半导体器件包括 ： 鳍片 020， 所 述鳍片 020 位于绝缘层 010 上 ； 源漏区 030， 所述源漏区 030 接于所述鳍片 020 中相对的第 一侧面 022 ； 栅极 040， 所述栅极 040 位于所述鳍片 020 中与所述第一侧面 022 相邻的第二 侧面024上 （图中未示出所述栅极0。

14、40及所述鳍片020间夹有的栅介质层和功函数金属层） 。 其中， 为减小源漏区电阻， 所述源漏区030的边缘部分可被扩展， 即， 所述源漏区030的宽度 （沿 xx 方向） 大于所述鳍片 020 的厚度。立体型半导体结构有望应用 22nm 技术节点及其 以下， 随着器件尺寸进一步缩小， 立体型半导体器件的短沟道效应也将成为影响器件性能 的一大因素。 0008 作为一种立体型器件， 纳米线 MOSFET 可以很好地控制短沟道效应， 具有很低的随 机掺杂波动， 因此很有希望用于未来的进一步按比例缩小的MOSFET。 然而， 目前纳米线器件 的制造工艺难度很大。 发明内容 0009 本发明的目的在于。

15、提供一种准纳米线 （quasi-nanowire） 晶体管及其制造方法， 其 可以很好地控制栅长特性， 例如栅极长度和底部与顶部的对准等。另外， 可以将高 k 栅介质 和金属栅集成到准纳米线晶体管中， 提升半导体器件的性能。 另外， 本发明的目的还在于在 说 明 书 CN 103779226 A 4 2/7 页 5 准纳米线晶体管中提供具有应力的应变的源漏区。 0010 根据本发明的一个方面， 提供一种半导体结构的制造方法， 其特征在于， 包括以下 步骤 ： 0011 步骤 S101， 提供 SOI 衬底， 该 SOI 衬底包括基底层， BOX 层和 SOI 层 ； 0012 步骤 S102，。

16、 在 SOI 层上形成鳍片基体， 所述鳍片基体包括至少一组硅 / 硅锗叠层 ； 0013 步骤 S103， 在鳍片基体的两侧形成源漏区 ； 0014 步骤 S104， 由鳍片基体以及其下的 SOI 层形成准纳米线鳍片 ； 0015 步骤 S105， 横跨所述准纳米线鳍片形成栅堆叠。 0016 相应地， 本发明还提供了一种半导体结构， 该半导体结构包括 ： 0017 SOI 衬底， 包括 SOI 层、 BOX 层和基底层 ； 0018 鳍片， 由 SOI 层的一部分以及其上的至少一组硅 / 硅锗叠层形成 ； 0019 位于鳍片两侧在鳍片的宽度方向上延伸的源漏区， 所述鳍片位于延伸的源漏区形 成的。

17、凹陷中， 源漏区未与鳍片相连的部分上形成有侧墙 ； 0020 栅介质层， 覆盖所述鳍片 ； 0021 栅金属层， 覆盖所述栅介质层。 0022 本发明提供的准纳米线晶体管及其制造方法中， 先形成源漏区， 后形成准纳米线 鳍片， 可以很好地控制栅长特性， 例如栅极长度和底部与顶部的对准等。另外， 本发明通过 将高 k 栅介质和金属栅集成到鳍型准纳米线场效应晶体管中， 减小器件的短沟道效应， 进 而有助于提高半导体器件的性能。另外， 取决于器件类型而形成的应变的源漏区根据器件 类型可以向准纳米线鳍片施加不同的应力， 从而增加沟道载流子的迁移率。 附图说明 0023 通过阅读参照以下附图所作的对非限。

18、制性实施例所作的详细描述， 本发明的其它 特征、 目的和优点将会变得更明显。 0024 下列各剖视图均为沿对应的俯视图中给出的剖线 （AA 或 11” ） 切割已形成的结构 后获得。 0025 图 1 所示为现有技术中鳍型场效应晶体管的示意图 ； 0026 图 2 为根据本发明的准纳米线晶体管的制造方法的实施方式的流程图 ； 0027 图 3 所示为本发明准纳米线晶体管的制造方法具体实施例中所使用的衬底的剖 视结构示意图 ； 0028 图 4 所示为本发明准纳米线晶体管的制造方法具体实施例中在衬底上形成为制 造准纳米线晶体管所需的各材料层后的剖视结构示意图 ； 0029 图 5 是对图 4 示。

19、出的半导体结构进行刻蚀后的剖视结构示意图 ； 0030 图6是对图5示出的半导体结构进行外延生长和沉积氧化物之后的剖视结构示意 图 ； 0031 图 7 是在图 6 示出的半导体结构上形成光刻胶构图时的俯视结构示意图 ； 0032 图 8 是对图 7 示出的半导体结构进行刻蚀后的俯视结构示意图 ； 0033 图 9 是图 8 示出的半导体结构沿 A-A 方向的剖视结构示意图 ； 0034 图 10 是图 8 示出的半导体结构沿 1-1” 方向的剖视结构示意图 ； 说 明 书 CN 103779226 A 5 3/7 页 6 0035 图 11 是图 8 示出的半导体结构形成侧墙时的俯视结构示意。

20、图 ； 0036 图 12 是图 11 示出的半导体结构沿 A-A 方向的剖视结构示意图 ； 0037 图 13 是图 11 示出的半导体结构沿 1-1” 方向的剖视结构示意图 ； 0038 图 14 是对图 12 示出的半导体结构中的鳍片进行刻蚀后的剖视结构示意图 ； 0039 图 15 是图 14 示出的半导体结构形成金属层时的俯视结构示意图 ； 0040 图 16 是图 15 示出的半导体结构沿 A-A 方向的剖视结构示意图 ； 0041 图 17 是图 15 示出的半导体结构沿 1-1” 方向的剖视结构示意图。 0042 附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式 。

21、0043 为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本发明的实施 例作详细描述。 0044 下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。 下面通过参考附 图描述的实施例是示例性的， 仅用于解释本发明， 而不能解释为对本发明的限制。 0045 下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。 为了简 化本发明的公开， 下文中对特定例子的部件和设置进行描述。当然， 它们仅仅为示例， 并且 目的不在于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和/或字母。 。

22、这种重 复是为了简化和清楚的目的， 其本身不指示所讨论各种实施例和 / 或设置之间的关系。此 外， 本发明提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意识到 其他工艺的可应用于性和 / 或其他材料的使用。另外， 以下描述的第一特征在第二特征之 “上” 的结构可以包括第一和第二特征形成为直接接触的实施例， 也可以包括另外的特征形 成在第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接接触。 应当注意， 在 附图中所图示的部件不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的描 述以避免不必要地限制本发明。 0046 本发明提供的准纳米线晶体管的制造方法大致。

23、包括 ： 0047 步骤 S101， 提供 SOI 衬底， 该 SOI 衬底包括基底层， BOX 层和 SOI 层 ； 0048 步骤 S102， 在 SOI 层上形成鳍片基体， 所述鳍片基体包括至少一组硅 / 硅锗叠层 ； 0049 步骤 S103， 在鳍片基体的两侧形成源漏区 ； 0050 步骤 S104， 由鳍片基体以及其下的 SOI 层形成准纳米线鳍片 ； 0051 步骤 S105， 横跨所述准纳米线鳍片形成栅堆叠。 0052 下文中将参照图 2 到图 17， 结合本发明提供的半导体结构的制造方法的一个具体 实施例对各步骤进行进一步的阐述。 0053 步骤 S101， 如图 3 所示，。

24、 提供 SOI 衬底， 所述 SOI 衬底至少具有三层结构， 分别是 ： 基底层 100（例如， 体硅层， 图 3 中只示出部分所述基底层 100） 、 基底层 100 之上的 BOX 层 120， 以及覆盖在BOX层120之上的SOI层130。 其中， 所述BOX层120的材料通常选用SiO2， BOX 层 120 的厚度通常大于 100nm ； SOI 层 130 的材料是单晶硅、 锗或 - 族化合物 （如碳 化硅、 砷化镓、 砷化铟或磷化铟等） ， 本具体实施方式中选用的SOI衬底是具有Ultrathin （超 薄） SOI 层 130 的 SOI 衬底， 因此该 SOI 层 130 的。

25、厚度范围为 5nm20nm， 例如 5nm， 13nm 或 说 明 书 CN 103779226 A 6 4/7 页 7 20nm。优选地， 该 SOI 层的晶向为 。 0054 执行步骤S102， 在SOI层上形成鳍片基体， 所述鳍片基体包括至少一组硅/硅锗叠 层。本具体实施例中， 在 SOI 层上形成具有一定长度的鳍片基体， 所述鳍片基体包括至少一 组硅 / 硅锗叠层， 并覆盖有第一介质层。 0055 如图 4 所示， 在 SOI 衬底上依次形成至少一组硅 / 硅锗叠层、 第三介质层 140 和第 一介质层150。 其中至少一组硅/硅锗叠层例如包括第一组硅/硅锗叠层 （第一硅锗层310、 。

26、第一硅层 320） 、 第二组硅 / 硅锗叠层 （第二硅锗层 330、 和第二硅层 340） 。可以包括更多或 者更少组的硅/硅锗叠层。 至少一组硅/硅锗叠层、 第三介质层140和第一介质层150可以 通过化学气相沉积 （Chemical vapor deposition， CVD） 、 高密度等离子体 CVD、 ALD（原子层 淀积） 、 等离子体增强原子层淀积 （PEALD） 、 脉冲激光沉积 （PLD） 或其他合适的方法依次形成 在 SOI 层 130 上。第一硅锗层 310 和第二硅锗层 330 的厚度范围均可以为 13nm。其中， 锗 的含量为整个硅锗材料的 5%10%。第一硅层 3。

27、20 和第二硅层 340 的厚度范围均为 520nm。 第三介质层 140 的材料例如可以是 SiO2， 其厚度在 2nm5nm 之间， 例如 2nm， 4nm， 5nm。第一 介质层 150 的材料例如可以是 Si3N4， 其厚度在 50nm150nm 之间， 例如 50nm， 100nm， 150nm。 0056 例如， 在第一介质层 150 上进行光刻胶构图， 光刻胶的图案与鳍片基体的图案对 应， 例如具有一定长度的在半导体结构的宽度方向上延伸的条形 （文中一般认为各剖视结 构示意图中所示的水平方向为长度方向， 与剖视结构示意图纸面垂直的方向为宽度方向， 该长度方向对应鳍片基体、 将要形。

28、成的鳍片结构以及半导体器件沟道的长度方向） 。因此以 构图后的光刻胶为掩模刻蚀第一介质层150、 第三介质层140、 至少一组硅/硅锗叠层 （例如 包括第二硅层340、 第二硅锗层330、 第一硅层320、 第一硅锗层310） ， 停止于SOI层130的顶 部， 形成中间高、 两边低的结构， 如图 5 所示。在其他实施例中， 刻蚀也可以去除 SOI 层 130 的一部分， 只要留下一部分 SOI 层 130 即可。文中将该刻蚀形成的半导体材料 （包括硅锗层 和硅层） 的凸起称为鳍片基体， 其覆盖有第三介质层 140 和第一介质层 150。如下文所述， 该鳍片基体用于在后续步骤中形成准纳米线晶体。

29、管的鳍片。刻蚀工艺有多种选择， 例如可 以采用离子体刻蚀等。 0057 在其他实施例中， 也可以不形成第一介质层 150 和第三介质层 140。 0058 执行步骤S103， 在鳍片基体的两侧形成源漏区。 在本具体实施例中， 在鳍片基体的 长度方向上的两侧形成源漏区 110， 并在源漏区上覆盖第二介质层 160， 第二介质层的材料 不同于第一介质层。在上述刻蚀步骤后， 在所述 SOI 衬底的 SOI 层 130 上进行外延生长， 形 成源漏区 110。所述源漏区 110 的高度略高于第三介质层 140 的上表面。例如， 源漏区 110 可以是应力材料源漏区。例如， 对于 PMOS 器件， 所述。

30、源漏区 110 材料可为 Si1-XGeX（X 的取 值范围可为 0.15 0.75， 可以根据工艺需要灵活调节， 如 0.15、 0.3、 0.4、 0.5 或 0.75， 本文 件内未作特殊说明处， X 的取值均与此相同， 不再赘述） ； 对于 NMOS 器件， 所述源漏区 110 材 料可为 Si:C（C 的原子数百分比可以为 0.5% 2%， 如 0.5%、 1% 或 2%， C 的含量可以根据工 艺需要灵活调节， 本文件内未作特殊说明处， C 的原子数百分比均与此相同， 不再赘述） 。源 漏区 110 可以在生长的过程中进行原位掺杂， 和 / 或可以对源漏区 110 进行离子注入， 。

31、并退 火， 以激活杂质。对于 PMOS 器件， 可以采用 B 进行注入 ； 对于 NMOS 器件， 可以采用 As 或 P 进行注入。所述应力材料源漏区 110 可进一步调节鳍片基体内的应力， 从而可以调节后续 将从鳍片基体形成的鳍片内的应力， 以提高鳍片内的沟道区中载流子的迁移率。 说 明 书 CN 103779226 A 7 5/7 页 8 0059 之后可以在整个半导体结构上形成第二介质层 160。第二介质层 160 的材料不同 于第一介质层 150。例如当第一介质层 150 材料为是 Si3N4时， 第二介质层 160 可以是氧化 物层。可以通过化学气相沉积、 高密度等离子体 CVD、。

32、 原子层淀积、 等离子体增强原子层淀 积、 脉冲激光沉积或其他合适的方法形成第二介质层 160。第二介质层 160 的材料可以是 SiO2。形成第二介质层 160 之后执行平坦化操作， 停止于第一介质层 150 上。如图 6 所示， 形成覆盖源漏区 110 的第二介质层 160， 其上表面与第一介质层 150 上表面齐平。 0060 在其他实施例中， 也可以不形成第二介质层 160。 0061 执行步骤 S104， 由鳍片基体以及其下的 SOI 层形成准纳米线鳍片。在本具体实施 例中， 由鳍片基体以及其下的 SOI 层形成位于鳍片基体的长度方向上的两侧的源漏区 110 以及第二介质层 160 。

33、构成的凹陷中的沿所述长度方向延伸的准纳米线鳍片。例如， 在半导 体结构上形成光刻胶 200， 例如可以采用旋涂、 曝光显影的方式进行构图， 将意图形成鳍片 的地方保护起来， 如图 7 所示。光刻胶层的材料可是烯类单体材料、 含有叠氮醌类化合物的 材料或聚乙烯月桂酸酯材料等。 0062 以构图的光刻胶 200 为掩模刻蚀第一介质层 150、 第三介质层 140、 第二硅层 340、 第二硅锗层 330、 第一硅层 320、 第一硅锗层 310 以及 SOI 层 130， 停止于 BOX 层 120 的上表 面。之后去除光刻胶 200， 并去除其下的第一介质层 150， 停止于第三介质层 140 。

34、的上表面， 如图 8、 图 9、 图 10 所示。这样形成了位于两侧的源漏区 110 以及第二介质层 160 构成的凹 陷中的沿所述长度方向延伸的鳍结构准纳米线晶体管的鳍片。 0063 在本具体实施例中， 还需要在凹陷中暴露的 SOI 层 130 和源漏区 110 的侧壁上形 成侧墙 210。在源漏区 110 两侧形成侧墙 210， 如图 11、 12 和 13 所示。侧墙 210 可以由氮 化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 / 或其他合适的材料形成。侧墙 210 可以具有 多层结构。侧墙 210 可以通过包括沉积刻蚀工艺形成， 其厚度范围可以是 5nm10nm， 例如 5n。

35、m， 8nm， 10nm。侧墙 210 至少高于源 / 漏区 110。在鳍结构上并未形成侧墙 210。 0064 可选地， 可以在形成侧墙 210 后对所述鳍片进行刻蚀， 使其侧壁的截面形成锯齿 形状。例如， 在 SOI 层的晶向为 的情况下， 可以通过控制鳍片基体的取向， 并通过采 用四甲基氢氧化铵 （TMAH） 或 KOH 对第一硅层 320、 第二硅层 340 以及 SOI 层 130 进行湿法 刻蚀。由于所述鳍片的结构为依次排列的 SOI 层 130、 第一硅锗层 310、 第一硅层 320、 第二 硅锗层 330、 第二硅层 340 和第三介质层 140。因此对硅层进行刻蚀时， 不刻。

36、蚀硅锗层和第 三介质层140。 由于刻蚀沿着各硅层的111晶面进行刻蚀， 因此最后会形成截面为锯齿形 状的鳍片。鳍片的侧壁处硅层表面的晶向为 。 0065 具有锯齿形状的截面的鳍片比普通的鳍片有更大的侧壁面积， 会使沟道区的宽度 增加。 0066 步骤 S105， 横跨所述准纳米线鳍片形成栅堆叠。在本具体实施例中， 在凹陷中形 成覆盖鳍结构的栅介质层 220 以及覆盖栅介质层 220 的栅金属层 230。形成覆盖整个半导 体结构的栅介质层 220（例如高 k 介质层） ； 之后在栅介质层 220 上沉积金属层 （例如开启 电压调节金属层） ， 形成栅金属层 230。并进行平坦化， 使所述凹陷中。

37、的金属层 230 的上表 面与第二介质层 160 的上表面齐平， 如图 15、 图 16、 图 17 所示。凹陷区域以外的其他区域 上的金属层被去除。所述高 k 介质例如可以是 ： HfAlON、 HfSiAlON、 HfTaAlON、 HfTiAlON、 HfON、 HfSiON、 HfTaON、 HfTiON中的一种或其组合， 优选为HfO2。 栅介质层220的厚度可以为 说 明 书 CN 103779226 A 8 6/7 页 9 2nm4nm， 例如 2nm、 3nm 或 4nm。可以采用热氧化、 化学气相沉积、 原子层沉积等工艺来形成 栅介质层 220。栅金属层可以是 TaN、 Ta。

38、C、 TiN、 TaAlN、 TiAlN、 MoAlN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或其组合。 0067 在其他实施例中也可以形成热氧化的栅介质层和多晶硅栅极。 0068 本发明提供的准纳米线晶体管及其制造方法中， 先形成源漏区， 后形成准纳米线 鳍片， 可以很好地控制栅长特性， 例如栅极长度和底部与顶部的对准等。另外， 本发明通过 将高 k 栅介质和金属栅集成到鳍型准纳米线场效应晶体管中， 减小器件的短沟道效应， 进 而有助于提高半导体器件的性能。另外， 取决于器件类型而形成的应变的源漏区根据器件 类型。

39、可以向准纳米线鳍片施加不同的应力， 从而增加沟道载流子的迁移率。 0069 下面对本发明提供的半导体结构的优选结构进行概述。 0070 一种准纳米线晶体管， 包括 ： 0071 SOI 衬底， 包括 SOI 层 130、 BOX 层 120 和基底层 100 ； 0072 鳍片， 由 SOI 层 130 的一部分以及其上的至少一组硅 / 硅锗叠层形成 ； 0073 位于鳍片两侧在鳍片的宽度方向上延伸的源漏区 110， 所述鳍片位于延伸的源漏 区形成的凹陷中， 源漏区未与鳍片相连的部分上形成有侧墙 210 ； 0074 栅介质层 220， 覆盖所述鳍片 ； 0075 栅金属层 230， 覆盖所述。

40、栅介质层 220。 0076 此所述 SOI 衬底为三层结构， 分别是 ： 基底层 100、 基底层 100 之上的 BOX 层 120， 以及覆盖在 BOX 层 120 之上的 SOI 层 130。其中， 所述 BOX 层 120 的材料通常选用 SiO2， BOX 层 120 的厚度通常大于 100nm ； SOI 层 130 的材料是单晶硅、 锗或 - 族化合物 （如碳化 硅、 砷化镓、 砷化铟或磷化铟等） ， 本具体实施方式中选用的 SOI 衬底是具有 Ultrathin（超 薄） SOI 层 130 的 SOI 衬底， 因此该 SOI 层 130 的厚度范围为 5nm20nm， 例如。

41、 5nm， 13nm 或 20nm。 0077 源漏区110位于SOI层130上， 其高度略高于第三介质层140的上表面。 对于PMOS 器件， 所述源漏区 110 材料可为 Si1-XGeX（X 的取值范围可为 0.15 0.75， 可以根据工艺需 要灵活调节， 如 0.15、 0.3、 0.4、 0.5 或 0.75， 本文件内未作特殊说明处， X 的取值均与此相 同， 不再赘述） ； 对于 NMOS 器件， 所述源漏区 110 材料可为 Si:C（C 的原子数百分比可以为 0.5% 2%， 如 0.5%、 1% 或 2%， C 的含量可以根据工艺需要灵活调节， 本文件内未作特殊说明 处，。

42、 C 的原子数百分比均与此相同， 不再赘述） 。应力材料源漏区 110 可进一步调节沟道区 内的应力， 以提高沟道区内载流子的迁移率。 0078 第二介质层 160 位于源漏区 110 上， 第二介质层 160 的材料可以是 SiO2。 0079 侧墙 210 位于源漏区 110 两侧， 用于将源 / 漏区 110 于之后形成的栅极隔离开， 因 此其高度至少高于源 / 漏区 110 的高度。侧墙 210 可以由氮化硅、 氧化硅、 氮氧化硅、 碳化 硅及其组合， 和 / 或其他合适的材料形成。侧墙 210 可以具有多层结构。侧墙 210 的厚度 范围可以是 5nm10nm， 例如 5nm， 8n。

43、m， 10nm。 0080 鳍片包括 SOI 层 130 和位于其上方的第一硅锗层 310、 第一硅层 320、 第二硅锗层 330、 第二硅层 340 和薄氧层的第三介质层 140， 所述鳍片截面为锯齿形状， 即各硅层被沿着 111 面刻蚀。薄氧层的材料是 SiO2。其厚度在 2nm5nm 之间， 例如 2nm， 4nm， 5nm。 0081 第一硅锗层310和第二硅锗层330的厚度范围均为13nm。 其中， 锗的含量为整个 说 明 书 CN 103779226 A 9 7/7 页 10 硅锗材料的 5%10%。第一硅层 320 和第二硅层 340 的厚度范围均为 520nm。 0082 栅。

44、介质层220 （例如高k介质层） 覆盖所述鳍片。 所述高k介质例如可以是 ： HfAlON、 HfSiAlON、 HfTaAlON、 HfTiAlON、 HfON、 HfSiON、 HfTaON、 HfTiON 中的一种或其组合， 优选为 HfO2。栅介质层 220 的厚度可以为 2nm4nm， 例如 2nm、 3nm 或 4nm。 0083 栅金属层 230（例如开启电压调节金属层） 覆盖 BOX 层 120、 侧墙 210 和鳍片。栅 金属层 230 可以 TaN、 TaC、 TiN、 TaAlN、 TiAlN、 MoAlN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfS。

45、iN、 MoSiN、 RuTax、 NiTax中的一种或其组合。 0084 虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发明的精神和 所附权利要求限定的保护范围的情况下， 可以对这些实施例进行各种变化、 替换和修改。 对 于其他例子， 本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时， 工艺 步骤的次序可以变化。 0085 此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制 造、 物质组成、 手段、 方法及步骤。从本发明的公开内容， 作为本领域的普通技术人员将容 易地理解， 对于目前已存在或者以后即将开发出的工艺、 机构、 制造、 物质组成。

46、、 手段、 方法 或步骤， 其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结 果， 依照本发明可以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。 说 明 书 CN 103779226 A 10 1/9 页 11 图 1 说 明 书 附 图 CN 103779226 A 11 2/9 页 12 图 2 图 3 说 明 书 附 图 CN 103779226 A 12 3/9 页 13 图 4 图 5 说 明 书 附 图 CN 103779226 A 13 4/9 页 14 图 6 图 7 说 明 书 附 图 CN 103779226 A 14 5/9 页 15 图 8 图 9 说 明 书 附 图 CN 103779226 A 15 6/9 页 16 图 10 图 11 说 明 书 附 图 CN 103779226 A 16 7/9 页 17 图 12 图 13 说 明 书 附 图 CN 103779226 A 17 8/9 页 18 图 14 图 15 说 明 书 附 图 CN 103779226 A 18 9/9 页 19 图 16 图 17 说 明 书 附 图 CN 103779226 A 19 。