本发明涉及到一种用于计算施加于在数字记录和再生系统的信道编码方法中所使用的代码转换控制装置上的直流值的电路。 一般地说，所述的数字记录和再生系统应当解决如下主要由视频头，磁带以及旋转变压器所引起的问题：1）、由于所述的旋转变压器不能够传导或通过直流信号，所以，所述数字信号的直流成份，即表示二进制“1”和“0”逻辑状态的直流电平被切断，这就意味着被记录下来的所述数字信号缺乏其原有的直流成分。2）、若所述的视频头和磁带工作于高出予定频率的高频区，所述的数字信号就不能通过各种损耗被记录和再生。因此，最小的扫描宽度值Tmin就会很大。3）、由于相对低频区而言，磁记录和再生系统具有6dB/oct特性，所以，具有低频成分的信号就不能被记录下来。因此，最大的扫描宽度值Tmax就很小。4）、根据上述2）和3）所记录和再生信号的频率带宽将会被限定在予定的频率带宽之内。因此，最大扫描宽度与最小扫描宽度之比Tmax/Tmin就很小。5）、在再生周期期间，有利于均衡器设计和有利于防止非线性失真，即防止偏离磁滞曲线线性区地直流值的变化被扼制了。
因此，为了解决上述问题，本发明的一个目的就是要提供一种电路，该电路能够在不增加和减少代码转换控制装置中代码字位数的前提下来计算在一个数字记录和再生系统中所使用的直流值，用于控制代码转换，从而利用一个相对于用于减少直流电平变化的信息字已经建立起来的多个代码字中的一个先前代码字的直流值去选择最佳代码字。
为了实现本发明的上述目的，提供了用于计算在代码转换控制装置系统中所使用直流值的电路。所述的代码转控制装置系统包括有第一存贮装置，用于将多个代码字（符号字）变换成由一个予定单元所施加的信息字，并存贮那些在相应于所述信息字的多个代码字中其直流值为正且用于控制代码转换以在记录和再生操作中选择最佳代码字的所述代码字。该装置还包含有第二存贮装置，用于存贮在多个代码字中其直流值为负的代码字;还包括有用于将来自所述第一存贮装置或第二存贮装置的信号转换成串联数据格式的串/并转换装置、用于有选择地将所述第一存贮装置和第二存贮装置所输出的信号提供给所述串/并转换装置的选择装置、用于利用由所述串/并转换装置所提供的所述信号对当前输出代码字的直流值进行计算的直流值计算电路，该电路能够将一个控制信号提供给所述的选择装置，以在相应于当前信息字之后的一个信息字的多个代码字中选择将被提供给串/并转换装置的所述信号，所述的直流值计算电路包括：
加载脉冲发生装置，用于产生第二时钟信号，并利用主时钟脉冲将加载脉冲分频为予定值：
计数装置，用于通过来自所述加载脉冲发生装置的信号对基准值进行加载，并且对由串/并转换装置所提供的串联数据进行可逆计数：
检测装置，用于检测所述计数装置中的计数值是否与基准值相同。
第三存贮装置，用于当所述基准值与所述计数装置中的计数值相同时，保持先前输入值，并且当所述的基准值不同于所述计数装置中的计数值时，用于存贮所述计数装置中的计数值，和比较装置，用于将由第三存贮装置所提供信号的幅值和基准值的幅值进行比较，并且作为一个信号提供比较结果值，以用于控制所述选择装置的操作。
通过参考附图对最佳实施例的说细描述，本发明的上述目的和优点将会变得更加明显，其中：
图1是代码字数字和（CDS）的原理图;
图2示出了一个表，它表示了多个应用信息字及它们的CDS值;
图3A-3E示出了就所述信息字而言，与所述相应于CDS值的直流值（CSV、数据和变化）有关的原理图;
图4的方框图示出了应用本发明直流值计算电路的一个代码转换控制装置的一个实施例;
图5的方框图示出一个依据本发明的直流值计算电路;
图6示出了根据图5所示本发明的一个直流值计算电路实施例的详细电路图;
图7是图6所示各部分的输出波形图;
图8是根据图5所示本发明的一个直流值计算电路另一实施例的详细电路图;
图9A-9G是图8所示各部分的输出波形图。
下面，将参照附图对本发明进行描述。
图1是一个CDS的原理图，利用该原理，通过在组成所述代码字的所述位为二进制“0”时将其直流值计算为-1伏和在所述位为二进制“1”时将其直流值计算为+1伏，相对于一个信息字计算代码字的所述直流值。图1示出了以代码字“01001”（它被称为一个字）为例的上述理论的应用，其中，所述CDS的值等于“-1”。
图2示出了一个将被变换成一个信息字的所述代码字的例子，该例采用信道编码方法，依据予定的规律将一个字组单元所提供的信息字转换成符号字。这里，示出了采用4位作为一个字组单元的例子，而通常一个字组单元是由8位组成的。另个，作为一个例子，还示出了使用5位代码字作为将被进行变换的单元，而通常所使用的所述单元是10位或14位代码字。用于这种位状态的典型的编码方法是8到14的调制（EFM）方法。相对于所述信息字的所述代码字取决于所述的予定值并且被表示为两个或多个符号字。然而在这里使用了两个被此具有相反特性的代码字，并且在所述的代码字中选择和提供了其直流值基本为零的所述代码字。
也就是说，能够相对于信息字“0000”进行变换的所述符号字可以是“0000”和“1111”，且二者之一被选择并用作相应信息字的代码字。但是若首先采用的是上述信息字，那么，上述两个代码字中的任何一个都可以被选择而不会产生什么大问题。若如图3所示选择了其直流值为-5的一个代码字，那就意味着在当前所选择的代码字中，二进制“0”的数量要多于二进制“1”的数量。因此，相对于所述的后续信息字而言，所述的具有较少的二进制“0”的代码字就被选择作一个代码字。
因此，在代码字“0000”和“11110”中间的其CDS值等于+3的代码字“11110”就被选择为相对于随后信息字“0001”的代码字。这种代码字选择将通过后面将要描述的电路图更详细地加以描述。
图3A-3E示出了一个代码字，该代码字考虑到了在为图2所示情况下建立起的相对于所述信息字的代码字的直流值，以及正在被连续接收所述代码字的CDS被不断累积的某个时刻，其CSV值，即CSV是所述直流值的情况。
图4的方框图示出了一个代码转换控制装置，该装置采用了根据本发明的CDS计算电路，其构成如下所述。
在图4中，所述的代码转换控制装置包括：
第一查询表10，用于阅读相应于与代码转换有关的一个信息字的一个负代码字;
第二查询表20，用于阅读相应于施加给第一查询表10的所述信息字的一个正代码字;
第一锁存电路30，用于使第一查询表10所提供的信号和第二查询表所提供的信号同步;
第二锁存电路40，用于使第二查询表20所提供的信号和第一查询表10所提供的信号以与所述第一锁存器30相同的方式进行同步。
选择装置SW1;用于有选择地提供来自第一锁存器30和第二锁存器40的信号;
第三锁存器50，用于暂存由选择装置SW1所提供的信号，以便输出锁存器30和40中所存贮的信号;
串/并转换器60，用于将第三锁存器50所提供的并联数据转换成串联数据;
CDS计算电路70，用于接收由串/并转换器60所提供的串联数据和计算CDS值，并利用计算结果提供一个信号以控制选择装置SW1的操作。
这里，第一、第二和第三锁存器30、40和50由主时钟信号CLKI14分频所获得的时钟信号CLK1所同步。所述串/并转换器60所使用的时钟信号是主时钟信号CLK1，且串/并转换器60和用由下面将要描述的加载脉冲发生器71所产生的加载脉冲对所述时钟信号进行加载。
图5是一个示出了本发明CDS计算电路70的方框图。
在图5中，所述的CDS计算电路70包括：
一个加载脉冲发生器71，用于接收主时钟信号CKL1和产生加载脉冲;
计数装置72，用于接收主时钟信号CLK1以作为输入信号和接收由加载脉冲发生器71所提供的信号以作为控制信号。
第4锁存器73，用于象图4所示锁存器30、40和50那样地暂存由计数装置72所提供的信号;
第5锁存器75，用于从第4锁存器73接收信号;
检测器74，用于接收由第4锁存器73所提供的信号，并且检测所述的CDS值是否为零，然后将检测的结果值提供给第5锁存器75;
比较器76，用于接收由第5锁存器75所提供的信号，并且将该信号与一个予定基准值进行比较，同时提供CDS计算结果值给选择装置SW1。
这里，所述的计数装置72包括：
基准信号发生器722，用于产生予定的基准值;
计数器721，用于通过由图4所示串/并转换器60所提供的信号进行可逆查阅、通过由加载脉冲发生器71所提供的信号加载由基准信号发生器722所提供的信号和对主时钟信号CLK1进行计数。另外，比较器76的基准电压是由基准信号发生器722所提供的信号。
图6是依据本发明的CDS计算电路70一个实施例的详细电路图。
在图6中，所述的加载脉冲发生器71包括：
计数器711，用于接收主时钟信号CLK1以用作时钟端的输入信号，并通过RCO端的输出信号的反相信号加载主时钟信号CLK1，同时提供一个将主时钟信号CLK1进行14分频以后所获得的信号;
D触发器712，用于接收计数器711的QD端所输出的信号;
逻辑装置713，用于执行由D触发器712的Q端所提供的信号和由计数器711的QD端所提供信号的“与非”运算。
计数装置72包括一个基准信号为7的计数器723，该计数装置72利用逻辑装置713的输出信号被加载的同时对主时钟信号CLK1进行计数。第4锁存器包括一个锁存电路731，用于接收从计数器723的QA端到QD端所提供的信号，并分别用作从A到D输入端的输入信号。
检测器74包括：
逻辑装置741，用于执行从锁存电路731的QA到QC端所输出信号的“与非”运算，和
逻辑装置742，用于执行逻辑装置741所输出的信号和14分频后的时钟信号CLK2的“与”运算。
第5锁存器75包括锁存电路751，用于接收从锁存电路731的QA端到QD端所提供的信号以用作其A到D端的输入信号，该锁存电路751还用于接收由逻辑装置742所提供的信号以用作CLK时钟端的输入信号。
比较器76（图5所示）包括一个比较器761用以接收来自锁存电路751的QA端到QD端并用作其A3-A0端输入的信号，其基准信号输入端B3-B0如在计数器723中那样被提供有十进制数值7，该比较器761还用于通过将提供给A端的值和提供给B端的值加以比较后输出一个相对相应运算等式而言作为高电平信号的输出端值。
图7A-7K示出在在图6中所示各部分的输出波形图。图7A示出了主时钟信号CLK1，图7B示出了将计数器711的输出信号进行14分频以后所获得的时钟脉冲CLK2，图7C示出了由D-触发器712所提供的输出信号Q1，图7D示出了逻辑装置713的输出信号，图7E示出了由串/并转换器60所提供的串联数据，图7F示出了图7E所示的串联数据的一个例子，图7G示出了计数器723的QA-QD端的输出信号，图7H示出了锁存电路731的输出波形图，图7I示出了逻辑装置741的输出波形图，图7J示出了锁存电路751的输出波形图，和图7K示出了比较器761的输出波形图。
图8表示了根据图5所示之本发明的CDS计算电路70的另一个实施例。
在图8中，加载脉冲发生器71，第四锁存器73，第五锁存器75和检测器74与图6所示的相应部分具有相同的组成结构。
计数装置72包括：
逻辑装置725，用于执行主时钟信号CLK1和由串/并转换器60所提供信号的“与”运算;
计数器724，用于接收逻辑装置725的输出信号并用作所述时钟端的输入信号，该计数器通过由加载脉冲发生器71所提供的加载脉冲进行加载，并将施加给A-D端的基准信号设置为十进制的零值。
比较器76包括：
反相器IN1，用于使锁存电路751的输出信号QA反相;
反相器IN2，用于使输出信号QB反相;
反相器IN3，用于使输出信号QD反相;
逻辑装置762，用于执行锁存器751的输出信号QA和QC与反相器IN2和IN3的输出信号的“与”运算;
逻辑装置763，用于执行反相器IN2和IN3的输出信号与输出信号QB和QC的“与”运算;和
逻辑装置764，用于执行逻辑装置762和763所输出信号的“或”运算。
图9A-9G示出了图8所示各部分的输出波形。图9A示出了主时钟信号CLK1;图9B示出了由串/并转换器761所提供的串联数据，图9C示出了由逻辑装置725所提供的信号;图9D示出了由计数器724所提供的信号;图9E示出了逻辑装置762的输出信号;图9F示出了逻辑装置763的输出信号，图9G示出了逻辑装置764的输出信号。
下面接下来描述上述实施例的操作。
首先，图4所示的代码转换控制装置的操作如下。当以图3所示的“0000”格式施加一个信息字时，存贮有相应信息字中所述负代码字的第一查询表10将输出一个相应的负代码字，借此以读出值“0000”，同时，相应的正代码字，即值“1111”由存贮有正代码字的第2查询表20中读出。
以上所产生的值分别通过第一锁存器30第二锁存器40予以同步，并施加给选择装置SW1的触点S1和S2。除了在如上所述的初始信息情况下形成“自由”状态以外，选择装置SW1的操作是由在CDS计算电路70中的产生的信号控制的，这样，就可以选择在第一和第二锁存器30和40中所产生信号中的任意一个。这里，选择装置SW1被控制去选择如图3所示的负代码字。因此，选择装置SW1的基准触点S0被转换到第一触点S1。随后，通过第三锁存器50和串/并转换器60产生在第一锁存器30中所产生的信号。
串/并转换器60将并联数据转换成串联数据，且串/并转换器60所产生的信号由一个未示出的记录放大器产生瞬时反馈给CDS计算电路70。
CDS计算电路70计算所提供的串联数据的直流值，且如果所提供的串联数据是如图3所示的“0000”时，那么，相应的CDS值被计算为十进制值-5。因此，所述代码字当前所产生的值倾向于所述的负值。从而，所述的控制信号被提供给选择装置SW1，以选择随后信息字的所述代码字作为一个正代码字。因此，相应于随后信息字“0001”的两个代码字的正代码字“11110”通过第二锁存器40和选择装置SW1被提供给第三锁存器50。
提供给第三锁存器50的代码字被以与上述将被提供给所述记录放大器（未示出）和CDS计算电路70的数据相同的方式转换成串联数据格式，从而在其中重复执行上述操作。因此，使得可以选择相应于所述信息字的代码字，其结果如图3E所示，使得所述CSV值接近“0”，也就是说，根据先前代码字的所述CDS值，对它进行控制以选择在场代码字。
图5示出了根据本发明的一个CDS计算电路70，它的运算状态如下：
首先，当一个并联符号字被转换成一个串联符号字时，加载脉冲发生器71控制对串/并转换器60的加载，同时控制计数器721加载在基准信号发生器722中所产生的所述基准信号。
计数装置72利用参照图1所述的CDS值的计算原理并通过一个可逆计数器721对来自串/并转换器60并用作串联数据的所述代码字进行可逆计数。由于所述基准值启动了相应于在基准信号发生器722中所产生值的可逆计数，其结果是，在所述可逆计数的启动必须依赖于在加载脉冲发生器71中所产生的加载脉冲之前，计数器721装载所述基准值。每一个代码字所计算的CDS值被提供给第四锁存器73，该锁存器首先暂存所计算的CDS值，然后输出所存贮的值。
第四锁存器73的输出信号被提供给第五锁存器75和检测器74。当第四锁存器73所输出的值与基准信号发生器722所输出的基准信号值相同时，就意味着所述代码字的CSV值与“0”相同（即在所述代码字中二进制值“1”的数量同于二进制值“0”的数量）。因此，在先前代码字之前的代码字的CDS值必须被保留下来。为此，在检测器74中的所述CDS值为“0”的情况下，控制第五锁存器75的时钟使其不进行工作，从而使第五锁存器75的输出信号为一个恒定值。第五锁存器75的输出信号被提供给比较器76。
比较器76将第五锁存器75的输出信号和与在计数器721中所使用的基准信号值相同的基准信号值相比较。若第五锁存器75的输出信号大于所述基准信号值，那么，所述代码字的CDS就被确定为正、否则，所述CDS就被确定为负。因此，若所述先前代码字的CDS值为正，就控制所述的选择装置SW1进行转换去选择所述的负代码字作为当前代码字，若所述先前代码字的CDS值为负，则控制所述选择装置的转换以选择一个正代码字作为当前代码字，当选择所述的负代码字时，选择装置SW1被转换到第一触点S1，而当选择所述正代码字时，该选择装置SW1被转换到触点S2。
图6示出了根据图5所示之本发明的CDS计算电路70的一个实施例的详细电路图。该实施例将参照图7A-7K加以解释。这里，一个信息字由8位构成，而转换后的一个代码字由14位构成。
首先，加载脉冲发生器71产生所述的值，用以对如图7A所示的主时钟信号CLK1从2则下的反复计数，而这些主时钟信号都已给通过输出端QA、QB、QC和QD提供给了计数器71。这里，由输出端QD所输出的信号被提供给D-触发器712的输入端D。所述输出端QD的信号是为图7B所示那样产生的。
由于在产生第五个主时钟脉冲之前提供给输入端D的信号为低逻辑信号，同时由于随后依据对第六个时钟信号的计数使提供给输入端D的信号逻辑转换成高逻辑，所以，D-触发器产生一个高逻辑信号提供给它的输出端Q1。因此，当产生第七个计时钟信号CLK1脉冲时，输出端Q1所输出信号的逻辑被转换成低逻辑。这样，在D-触发器712中输出端Q1以产生的信号将是这样一个信号，在该信号中，在计数器711中所产生的信号如图7c所示地被延迟主时钟信号CLK1的一个时钟周期。
逻辑装置713用于执行来自D-触发器72的输出信号Q1（图7c）和来自计数器711的输出信号（图7B）的“与非”运算。由逻辑装置713所产生的信号如图7D所示。在图7D中，所产生的加载脉冲被用作计数器711所输出信号的每个下降沿的一个时钟CLK1间隔。所述的加载脉冲被提供给串/并转换器60，用以装载在低周期期间内之前使所速代码字移位，然后，当所述的并联数据被提供给串/并转换器60的时候，所述的加载脉冲反复地执行加载操作。
经过串联转换的数据被提供给所述计数器723的可逆控制端，并且所述计数器723将一个予置基准值装入由加载脉冲发生器71所产生的脉冲的下降沿内，同时依据所施加串联数据的状态，对所装载的值进行可逆计数。这里，所述的予置值被提供给端A、B、C和D，其值等于十进制数7。
然后，在如图7E所示的相同周期内发生由串/并转换器60所产生的14位代码字，并且，当所发生代码字的值与图7E所示相同时，计数器723对施加给可逆控制端的串联到并联数据值进行可逆计数，以装载十进制值7。这里，与上述相反，当所述代码字的值等于“0”时，执行与“0”的加法运算符相关的计数，而当所述值等于“1”时，执行与“1”相关的减法运算存的计数。因此，当所施加的串联数据是为图7F所示的“0111110000000”时，计数器723中的最终值与图7G所示相同。
锁存电路731暂存最终计数结果值，即十进制9，该最终计数结果值由在加载脉冲发生器71中所产生的14分频时钟信号CLK2同步，并如图7G所示地被产生，同时将所存贮的值提供给锁存电路751和检测器74。
当由锁存电路731所提供的信号不为零时，检测器74控制由锁存电路731所提供的信号，使其不被传送给锁存电路751，即若来自锁存电路731的上述所有信号都为高逻辑，那么，在锁存电路731中执行信号QA、QB和QC“与非”运算的逻辑装置741将产生一个低逻辑信号，反之，该逻辑装置741将产生一个高逻辑信号。当锁存电路731中的所有上述输出均为高逻辑时，所述的输出值等于十进制值7。然而，如图7H所示，由于对先前代码字的计数值为十进制9，所以逻辑装置741将产生一个高逻辑信号。因此，接收来自逻辑装置741输出信号和14分频时钟信号DLK2以执行“与”运算的逻辑装置741实际上产生14分频时钟信号CLK2。
所以，锁存电路751保持来自锁存电路731的输出信号，并将所述的保持信号提供给比较器761的输入端A3、A2、A1和A0。施加给A3、A2、A1和A0的当前值等于十进制数9。在比较器751的输入端B处具有与计数器723相同的基准值，因而，施加给输入端A的值大于施加给输入端B的值。因此，可以推断出所述先前代码字的CDS值大于“0”，这就意味着二进制“0”的数量大于二进制“1”的数量。
这样，所述的控制信号被提供给选择装置SW1，以便使在第一查询表10中所产生的负代码字被选择为相应于当前信息字的代码字。在选择装置SW1中的第一触点被设置为高逻辑端，因此，由CDS计算电路70所提供的高逻辑信号就可以如上所述并如图7K所示地对所述运算加以控制。
另一方面，当在计数器723中所计数的值是与图7H中所示的第二计数结果值相同的十进制数7时，检测器74中的一个“与非”装置741将产生一个低逻辑信号，从而使得“与”装置742切断施加给其它输入端的时钟信号，其结果是锁存电路751保留了保留了所述先前代码字之前的代码字的值。因此，所述值实际上被施加给比较器761和根据上述结果对选择装置SW1进行控制。
但是，若如在第三代码字中一样，在计数器723中的计数值为十进数3时，来自检测器74中“与非”装置741的输出信号将产生一个高逻辑信号，从而在实际上产生14分频时钟号CLK2。因此，锁存电路751将保持来自锁存电路731的输出信号，并将所保持的信号提供给比较器761。由于提供给输入端A的信号值小于提供给输入端B的基准值，所以比较器761可以断定所述先前代码字的CDS值小于“0”，从而如图7K所示的那样通过减少所述的低逻辑信号对选择装置SW1的操作加以控制，以便使所述正代码字被选为当前代码字。
也就是说，在如图6所示的实施例中，在构成所述代码字的位数增加的情况下，除了仅再增加一个计数器的情况以外，实际上所有的情况都是可以接受的。
图8是根据图5所示之本发明的CDS计算电路70另一实施例的详细电路图。该实施例参照附图9A-9G予以解释。
在图8中，实际上可以采用检测器74，锁存电路731和在图6中所示的锁存电路751，因此，将省略对它们作更详细地解释，而只对与图6所示不同的部分加以解释。
在通过逻辑装置725在串/并转换器60中产生的串联数据被如图9B所示地作为高逻辑信号而提供的间隔期间内，计数装置72如图9C所示地传送主时钟信号CLK1。所传送的信号被提供给计数器724，计数器724就象如图6所示之计数器723中所发生的那样利用加载脉冲信号装载所基准信号。但是，由于输入端A、B、C和D都被连接到地，所以希望被装载的基准值等于“0”。装载了“0”值的计数器724为图9D所示对提供给所述时钟端的计数值进行计数。
因此，当所述的第一计数值为图9D所示等于十进数5时，锁存电路731产生所述值。这样，检测器74和锁存电路751以与如上所的相同方式进行工作，从而使得所述的输出信号被提供给比较器76。在锁存电路751中所产生的值是十进制数5，而设在输出端QA、QB、QC和QD上的输出信号是“1010”，这样如图9E所示，逻辑装置762就产生一个高逻辑信号。另一方面，如图9F所示，逻辑装置763也产生一个低逻辑信号。所以，逻辑装置764将控制选择装置SW1进行转换到所述第二触点。由于由逻辑装置762所产生的信号是高逻辑信号，并且这意味着在先前所产生的代码字中，二进制数“0”的数量多于二进制数“1”的数量，所以，逻辑装置764将向第三锁存器50传送一个正代码字以作为当前代码字。
但是，当以产生的计数结果值如图9D第三个波形所示时，则在锁存电路751中所产生的QA、QB、QC和QD中的每一个值都将是“1110”。因此，逻辑装置762将输出一个低逻辑信号，逻辑装置763将产生一个低逻辑信号，而逻辑装置764也将产生一个低逻辑信号。因此，与上述相反，选择装置SW1将被控制去选择所述的负代码字。
出就是说，在图8所示的实施例中有一个优点，那就是即使形成所述代码字的位数增加了，所述操作仍是可以容许的，而不必增加其它部件。
如上所述，根据本发明的直流值计算电路具有如下的优点，即很容易执行CDS运算，并且当对相应于利用数字记录和再生系统中的信道编码方法所提供信息字的代码字进行转换时，由于用于计算CDS值的所述代码字的位数很少，所以，构成所述电路的元件不随所述代码字位数的增加或减少而变化。在参照两个最佳实施例对本发明进行了披露和描述的情况下，很明显，本专业技术领域以内的技术人员可以对本发明的构成和细微要素作出修改而不脱离这里所披露的精神和权利要求书的范围。