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片上网络资源节点存储器的内建自测试结构和自测试方法.pdf

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文档编号：5401555

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1、(10)申请公布号 CN 103310850 A (43)申请公布日 2013.09.18 CN 103310850 A *CN103310850A* (21)申请号 201310261284.5 (22)申请日 2013.06.27 G11C 29/12(2006.01) (71)申请人桂林电子科技大学地址 541004 广西壮族自治区桂林市金鸡路 1 号 (72)发明人许川佩陶意万春霆孙义军梁光发 (74)专利代理机构桂林市持衡专利商标事务所有限公司 45107 代理人欧阳波 (54) 发明名称片上网络资源节点存储器的内建自测试结构和自测试方法 (57) 摘要本发。

2、明为片上网络资源节点存储器的内建自测试结构和自测试方法，本内建自测试结构包括建立于FPGA芯片的BIST控制器，还有嵌于相应路由器的资源网络接口和 BIST 接口、测试图形生成器和测试响应分析器。BIST 控制器经外设接口和外部测试设备连接。本方法为：外部测试设备向 BIST 控制器发送指令启动测试程序； BIST 控制器按照 March C+ 测试算法程序向各测试模块发送使能信号和状态选择信号，在每个测试状态下对 SRAM 各地址进行读写操作，发现故障立即停止。测试结果发送给外部测试设备。本发明测试时间减少一半，复用 NoC 的路由网络作为测试数据路径，。

3、数据传输可靠安全，芯片面积开销小；故障覆盖率较高。 (51)Int.Cl. 权利要求书 3 页说明书 8 页附图 5 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书3页说明书8页附图5页 (10)申请公布号 CN 103310850 A CN 103310850 A *CN103310850A* 1/3 页 2 1. 片上网络资源节点存储器的内建自测试结构，所述片上网络为基于 FPGA 的芯片，若干路由器由外部通道相互连接，构成的路由器网络，其结构为规则的 2 维网格拓扑结构， NoC 中的路由器采用基于虚通道技术的虫洞数据交换机制，路由。

4、算法采用源路由算法，各路由器配有资源网络接口，资源网络接口为双向的数据流向接口，各资源网络接口经双向内部通道分别连接资源节点，其中一个路由器 R2 经资源网络接口连接的片外通用存储器 SRAM 为待测试的资源节点存储器，其特征在于：资源节点存储器的内建自测试结构包括 BIST 控制器、 BIST 接口、测试图形生成器和测试响应分析器， BIST 控制器建立于 FPGA 芯片，测试图形生成器和测试响应分析器；路由器 R2 的资源网络接口内嵌 BIST 接口，源路由器 R1 的资源网络节点内嵌测试图形生成器和测试响应分析器； BIST 控制器是一个有限的算法状态机。

5、，负责测试算法的实现与状态流程的控制，其使能信号输出端连接测试图形生成器和 BIST 接口，测试响应分析器的输出端接入 BIST 控制器的信号输入端， BIST 控制器配有外设接口，外部测试设备经该外设接口与 BIST 控制器连接；测试图形生成器为一个简单的状态机，负责生成资源节点存储器的测试数据序列；测试响应分析模块是一个异或网络，由数据背景器与异或比较器组成，负责相应测试数据的分析； BIST 接口包括 SRAM 地址生成器和 SRAM 控制器， SRAM 地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现地址升序或者降序； SRAM。

6、控制器具备与资源节点存储器连接的接口，实现对资源节点存储器的读写控制。 2. 根据权利要求 1 所述的片上网络资源节点存储器的内建自测试结构的片上网络资源节点存储器的内建自测试方法，其特征在于主要步骤如下：、在片上网络芯片构建片上网络资源节点存储器的内建自测试结构，在 FPGA 芯片建立BIST控制器，以及相应的路由器的资源网络接口内嵌测试模块，即目的路由器R2的资源网络接口接有待测资源节点存储器， R2 的资源网络接口内嵌 BIST 接口，在源路由器 R1 的资源网络节点内嵌测试图形生成器和测试响应分析器；、外部测试设备与BIST控制器的外设接口连接，外。

7、部测试设备向BIST控制器发送指令启动测试程序；、 BIST 控制器按照测试算法程序向各测试模块发送使能信号和状态选择信号，源路由器R1的资源网络接口内嵌的测试图形生成器根据BIST控制器的状态选择指令和发送指令，生成当前测试数据并向路由器网络发送测试数据； BIST 控制器向目的路由器 R2 的 BIST 接口的 SRAM 控制器发送的切换工作模式使能信号，该资源节点存储器切换为测试模式，接收测试图形生成器产生的测试数据；该 BIST 接口的 SRAM 地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现待测存储器 SRAM 地址升序或者降序；。

8、、本测试算法的每个测试状态均有写数据操作和读数据操作，执行写数据操作时， BIST 控制器对源路由器 R1 的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序生成相应测试状态的测试数据； R1 的资源网络接口内嵌的测试图形生成器将测试数据按照路由分组格式进行打包，送权利要求书 CN 103310850 A 2 2/3 页 3 入 R1，经路由器网络传输，到达资源节点存储器所在的目的路由器 R2，经 R2 的资源网络接口送入其内嵌的 BIST 接口，由此送到资源节点进行解包处理，然后将测试数据写入资源节点存储器；此资源节点存储器工作于测试模式，。

9、对测试数据给出测试响应信号，提示完成一次写数据操作；执行读数据操作时，上述资源节点存储器的测试响应信号，在 BIST 接口按照返回路径的路由分组格式进行打包，经其所处的资源网络接口送入 R2，在路由器网络传输，到达路由器 R1，进入 R1 的资源网络接口内嵌的测试响应分析器、进行解包处理，测试响应分析器的异或比较器对资源节点存储器的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确，并将结果送给 BIST 控制器；、如果本次测试响应数据正确，测试响应分析器判断是否为最后一个测试状态，若为否、则返回步骤， BIST。

10、控制器对源路由器 R1 的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序进行下一个测试状态的写数据操作和读数据操作；如果本次测试响应数据正确，测试响应分析器判断此为最后一个测试状态，再判断此测试是否为待测存储器的最后一个 SRAM 地址，若不是最后的 SRAM 地址，则返回步骤，按 SRAM 地址生成器的地址升序或者降序对下一个 SRAM 地址进行测试算法要求的各个测试状态的测试；当判断此测试为待测存储器的最后一个 SRAM 地址，结束本次测试，将该资源节点存储器的测试结果反馈给 BIST 控制器并发送给芯片外部测试设备进行分析；同时 BIST 。

11、控制器向路由器 R2 的 BIST 接口的 SRAM 控制器发送的切换工作模式使能信号置为无效状态，该资源节点存储器恢复正常工作模式；如果本次测试响应数据错误，即为有故障，测试响应分析器立即停止对该资源节点存储器的测试，测试响应分析器将测试结果传送给 BIST 控制器， BIST 控制器将测试结果发送给外部测试设备。 3. 根据权利要求 2 所述的片上网络资源节点存储器的内建自测试方法，其特征在于：所述步骤中测试响应分析器传送给 BIST 控制器的测试结果包含理论测试数据、测试响应数据、地址信息、测试时间。 4. 根据权利要求 2 所述的片上网络资源节点存储器的。

12、内建自测试方法，其特征在于：所述步骤所述的测试算法为改进的 March C+ 算法，其读写操作以字为测试单元，字中的多个数据位合称为数据背景；所述片上网络系统的资源节点存储器位宽为 N 位，测试数据序列有 log2N+1 个。 5. 根据权利要求 4 所述的片上网络资源节点存储器的内建自测试方法，其特征在于：所述 BIST 控制器算法状态机中的测试状态个数 n 与算法中 March 元素的个数一致为 M0至Mn， BIST控制器中的算法初始状态为闲置，启动测试后，算法状态先取测试状态M0，若在该测试状态下资源节点存储器的响应数据没有发现故障，转移到下一个状态。

13、 M1 进行测试；以此类推，测试过程中当未发现故障，依次执行 M1、 M2至 Mn 的测试状态，之后返回初始状态闲置；当测试过程中出现故障，立即停止测试。 6. 根据权利要求 2 所述的片上网络资源节点存储器的内建自测试方法，其特征在于：在片上网络传输的消息分为固定长度的多个数据包，每一个完整的数据包有 8 个微片，每个数据包具有一个头微片、 6 个数据微片和一个尾微片；头微片包括微片类型、信息标志、路径信息、目的地址和数据包源地址，尾微片表示数据包的终结；数据微片是传递的权利要求书 CN 103310850 A 3 3/3 页 4 。

14、有效数据，处于头微片和尾微片之间；每个微片的前两位为微片类型信息；资源网络接口对经过的数据包的微片加入微片类型信息。 7. 根据权利要求 6 所述的片上网络资源节点存储器的内建自测试方法，其特征在于：所述数据包在片上网络中的传输流程如下：首先由资源节点将打包好的数据以及相关握手信号发送到本地的资源网络接口，该资源网络接口根据数据信息给数据包的微片添加微片类型信息，然后向本地路由器发送申请，本地路由收到请求信号后反馈给本地资源网络接口应答信号，令其将数据存入资源网络接口的数据缓存器中；资源网络接口根据头微片中携带的目的地址信息将数据从数据缓存器中取出，。

15、通过资源网络接口的交换开关，由目的方向输出端口输出，进入到下一个路由器中，如此便完成了从一个路由器到下个路由器的数据传输。权利要求书 CN 103310850 A 4 1/8 页 5 片上网络资源节点存储器的内建自测试结构和自测试方法技术领域 0001 本发明涉及片上网络 (Network-on-chip， NoC) 测试技术领域，具体涉及片上网络资源节点存储器的内建自测试结构和自测试方法。背景技术 0002 随着半导体工艺的进步和 SoC(System-on-chip， SoC) 技术的不断完善， SoC 技术已成为本世纪集成电路的主要设计技术。但是，其在设。

16、计方法、体系结构方面已经暴露出局限性，尤其当 SoC 中所包含的 IP 核数目增至成千上万的时候，现有的以总线结构为通信基础的 SoC 技术面临着在性能、功耗、延时和可靠性等方面的巨大挑战。出现的问题具体表现为以下三个方面： 0003 1. 总线结构的地址空间有限从而导致其扩展性差的问题。 0004 2. 总线结构采用分时通讯从而导致通信效率较低，总线上多个用户同时共享总线资源，在某一时刻在一条总线上进行通信的用户数量不能超过一对。 0005 3. 总线结构由于采用全局同步的通信机制导致的功耗和面积的问题。 0006 为了解决以上的问题， NoC 的概念在世纪初由瑞典皇。

17、家科学院提出。其核心思想是借鉴并移植计算机网络中的概念和方法，用于多个子系统 ( 现有规模的 SoC 或者 IP) 的集成。NoC 采用分组交换技术替代传统的总线通信方式，实现了计算与通信的分离，每一个资源节点都工作在自己的时钟域，而不同的资源节点之间则通过 OCN(Open Computer Network) 进行异步通讯，从而解决了庞大的时钟树所带来的功耗、面积以及片上通信的瓶颈问题，并解决了时钟同步问题。 0007 NoC 使用网络替代总线有如下特点： 0008 1. 具有良好的地址空间可扩展性，理论上可以集成的资源节点的数目不受限制； 0009 2. 提供良好。

18、的并行通讯能力，从而提高数据吞吐率及整体性能； 0010 3.使用全局异步局部同步机制(Globally Asynchronous Locally Synchronous， GALS)，每一个资源节点都工作在自己的时钟域，而不同的资源节点之间则通过 OCN 进行异步通讯，很好的解决了总线结构单一时钟同步的问题，从而彻底解决了庞大的时钟树所带来的功耗和面积问题。 0011 自集成电路诞生之日起，设计方法、制造方法和测试方法始终是集成电路发展不可分割的 3 个组成部分。但在集成电路发展的早期，人们更多的注意力集中在设计和制造领域，而且早期的集成电路逻辑设计与工艺技术相对。

19、简单，因此测试方法学的研究曾一度处于一个不被重视的地位。随着 NoC 体系结构和设计方法的提出，基于 NoC 的微系统芯片测试技术的研究正受到越来越多的重视，由于存储器 IP 核在 NoC 系统中的大量使用，如何对 NoC 系统中存储器进行高速有效的测试也成为了当下的一个热点的问题。 0012 传统的测试技术由于检测过程复杂、耗时、费用高、故障检测率低，已不能满足日益复杂的集成电路所需。 0013 内建自测试（英文为 Built-in Self Test，其缩写 BIST）技术克服了上述缺点，它说明书 CN 103310850 A 5 2/8 页 6 作为。

20、新型可测性设计方法能有效解决传统技术以及边界扫描技术无法解决的问题。由于 BIST 不是在外部测试设备中存储测试矢量，而是将测试激励电路和响应分析电路加在被测电路中，利用被测电路的一部分完成电路本身的测试功能。 BIST具有测试生成过程短、测试过程复杂程度低和故障检测率高等优点，并且能节约测试成本，缩短测试时间，提高系统使用的可靠性。 0014 目前已有大量总线结构芯片 SoC 存储器的内建自测试的设计出现，但尚未见对 NoC 系统中存储器采用内建自测试方法的报道。发明内容 0015 本发明所要解决的技术问题是提供一种片上网络系统存储器的内建自测试结构及自测试方法，其。

21、具有测试结构简单、故障覆盖率高、资源使用率低、低功耗和扩展性强的特点。 0016 本发明设计的片上网络资源节点存储器的内建自测试结构，所述片上网络为基于 FPGA 的芯片，若干路由器由外部通道相互连接，构成的路由器网络，其结构为规则的 2 维网格拓扑结构， NoC 中的路由器采用基于虚通道技术的虫洞数据交换机制，路由算法采用源路由算法，各路由器配有资源网络接口，资源网络接口为双向的数据流向接口，各资源网络接口经双向内部通道分别连接资源节点，资源节点为 IP 核，或片外的通用存储器 SRAM 等。其中一个路由器 R2 经资源网络接口连接的片外通用存储器 SRA。

22、M 为待测试的资源节点存储器。 0017 资源节点存储器的内建自测试结构包括 BIST 控制器、 BIST 接口、测试图形生成器和测试响应分析器， BIST 控制器建立于 FPGA 芯片，测试图形生成器和测试响应分析器。路由器 R2 的资源网络接口内嵌 BIST 接口，源路由器 R1 的资源网络节点内嵌测试图形生成器和测试响应分析器。 0018 BIST 控制器是一个有限的算法状态机，负责测试算法的实现与状态流程的控制，其使能信号输出端连接测试图形生成器和 BIST 接口，测试响应分析器的输出端接入 BIST 控制器的信号输入端， BIST 控制器配有外设接口，外部测试设。

23、备经该外设接口与 BIST 控制器连接，向 BIST 控制器发送指令，启动本内建自测试结构进行测试， BIST 控制器经该接口向外部测试设备输出本内建自测试结构的测试结果。 0019 测试图形生成器为一个简单的状态机，负责生成资源节点存储器的测试数据序列，测试数据序列由相应的测试数据背景组成，根据 BIST 控制器当前的数据背景状态确定。 0020 测试响应分析模块是一个异或网络，由数据背景器与异或比较器组成，负责相应测试数据的分析，将资源节点存储器的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确。 0021 BIST 接口包括。

24、 SRAM 地址生成器和 SRAM 控制器， SRAM 地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现地址升序或者降序。SRAM 控制器具备与资源节点存储器连接的接口，实现对资源节点存储器的读写控制。 NoC系统中的某个资源节点的存储器可工作在正常工作模式或测试模式，开始测试后， BIST 控制器发出对某个资源节点的存储器的切换信号到 BIST 接口， BIST 接口的 SRAM 控制器对该资源节点设置切换为说明书 CN 103310850 A 6 3/8 页 7 正常工作模式或测试模式。 0022 根据上述本发明设计的片上网络资源节点存储器的内建自测。

25、试结构的片上网络资源节点存储器的内建自测试方法，主要步骤如下： 0023 、在片上网络芯片构建片上网络资源节点存储器的内建自测试结构，在 FPGA 芯片建立BIST控制器，以及相应的路由器的资源网络接口内嵌测试模块，即目的路由器R2的资源网络接口接有待测资源节点存储器， R2的资源网络接口内嵌BIST接口，在源路由器R1 的资源网络节点内嵌测试图形生成器和测试响应分析器； 0024 、外部测试设备与BIST控制器的外设接口连接，外部测试设备向BIST控制器发送指令启动测试程序； 0025 、 BIST 控制器按照测试算法程序向各测试模块发送使能信号和状态选择信号，。

26、源路由器R1的资源网络接口内嵌的测试图形生成器根据BIST控制器的状态选择指令和发送指令，生成当前测试数据并向路由器网络发送测试数据； 0026 BIST 控制器向目的路由器 R2 的 BIST 接口的 SRAM 控制器发送的切换工作模式使能信号，该资源节点存储器切换为测试模式，接收测试图形生成器产生的测试数据；该 BIST 接口的 SRAM 地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现待测存储器 SRAM 地址升序或者降序； 0027 、本测试算法的每个测试状态均有写数据操作和读数据操作， 0028 执行写数据操作时， BIST 控制器对源路。

27、由器 R1 的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序生成相应测试状态的测试数据； 0029 R1 的资源网络接口内嵌的测试图形生成器将测试数据按照路由分组格式进行打包，送入R1，经路由器网络传输，到达资源节点存储器所在的目的路由器R2，经R2的资源网络接口送入其内嵌的 BIST 接口，由此送到资源节点进行解包处理，然后将测试数据写入资源节点存储器。此资源节点存储器工作于测试模式，对测试数据给出测试响应信号，提示完成一次写数据操作。 0030 执行读数据操作时，上述资源节点存储器的测试响应信号，在 BIST 接口按照返回路径的路由分组格式进。

28、行打包，经其所处的资源网络接口送入 R2，在路由器网络传输，到达路由器 R1，进入 R1 的资源网络接口内嵌的测试响应分析器、进行解包处理，测试响应分析器的异或比较器对资源节点存储器的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确，并将结果送给 BIST 控制器； 0031 、如果本次测试响应数据正确，测试响应分析器判断是否为最后一个测试状态，若为否、则返回步骤， BIST 控制器对源路由器 R1 的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序进行下一个测试状态的写数据操作和读数据操作； 0032 如果本次测。

29、试响应数据正确，测试响应分析器判断此为最后一个测试状态，再判断此测试是否为待测存储器的最后一个 SRAM 地址，若不是最后的 SRAM 地址，则返回步骤，按 SRAM 地址生成器的地址升序或者降序对下一个 SRAM 地址进行测试算法要求的各个测试状态的测试；当判断此测试为待测存储器的最后一个 SRAM 地址，结束本次测试，将该资源节点存储器的测试结果反馈给 BIST 控制器并发送给芯片外部测试设备进行分析；同时 BIST 控制器向路由器 R2 的 BIST 接口的 SRAM 控制器发送的切换工作模式使能信号置为无效状态，该资源节点存储器恢复正常工作模式。说。

30、明书 CN 103310850 A 7 4/8 页 8 0033 如果本次测试响应数据错误，即为有故障，测试响应分析器立即停止对该资源节点存储器的测试，测试响应分析器将测试结果传送给 BIST 控制器， BIST 控制器将测试结果发送给外部测试设备。由外部测试设备进行故障诊断和定位等后续工作。 0034 所述测试结果包含理论测试数据、测试响应数据、地址信息、测试时间等信息。 0035 步骤所述的测试算法为改进的 March C+ 算法，其读写操作以字为测试单元，字中的多个数据位合称为数据背景。所述片上网络系统的资源节点存储器位宽为 N 位，测试数据序列有 log2。

31、N+1 个。 0036 这样不仅可以检查资源节点存储器的字间耦合故障，还可以检查字内耦合故障。另外在 March C+ 算法的基础上，增加了检测数据保留故障的测试步骤，在一定程度上提高了故障测试的覆盖率。 0037 BIST 控制器算法状态机中的测试状态个数 n 与算法中 March 元素的个数一致为 M0 至 Mn， BIST 控制器中的算法初始状态为闲置 (idle)，启动测试后，算法状态先取测试状态 M0，若在该测试状态下资源节点存储器的响应数据没有发现故障，即 Sram_Error=0，转移到下一个状态 M1 进行测试。以此类推，测试过程中当未发现故障 Sra。

32、m_Error=0，依次执行 M1、 M2至 Mn 的测试状态，之后返回初始状态闲置。当测试过程中出现故障，即 Sram_ Error=1，立即停止测试。 0038 与现有技术相比，本发明片上网络资源节点存储器的内建自测试结构和自测试方法的优点如下： 0039 （1）芯片上的内建自测试结构，在 FPGA 芯片内部直接产生测试矢量，测试完成时间比外接测试设备进行测试所需时间大大减少，仅为后者的一半或更少； 0040 （2）复用片上网络的路由器网络作为测试数据存取路径，数据按照路由分组的形式进行传输，数据传输可靠安全，不需要额外的增加面积的开销，芯片面积开销。

33、小； 0041 （3）采用优化改进的 March C+ 算法，故障覆盖率较高，可检测固定故障、状态转移故障、耦合故障、寻址故障、开路故障、数据保留故障等； 0042 （4）有效节约测试成本，缩短测试时间，提高测试的可靠性，有利于片上网络的开发应用。附图说明 0043 图 1 为片上网络资源节点存储器的内建自测试结构实施例的基于 FPGA 的片上网络路由器网络结构示意图；图中： R 表示路由器， S 表示资源节点，表示资源网络接口， IC 表示内部通道， EC 表示外部通道， SRAM 表示资源节点存储器； 0044 图 2 为片上网络资源节点存储器。

34、的内建自测试结构实施例的内建自测试结构示意图； 0045 图 3 为片上网络资源节点存储器的内建自测试方法实施例测试流程图； 0046 图 4 为片上网络资源节点存储器的内建自测试方法实施例数据包格式及微片 bit 信息结构示意图； 0047 图 5 为片上网络资源节点存储器的内建自测试方法实施例 BIST 控制器算法状态机状态转移示意图； 0048 图 6 为片上网络资源节点存储器的内建自测试方法实施例写数据操作框图；说明书 CN 103310850 A 8 5/8 页 9 0049 图 7 为片上网络资源节点存储器的内建自测试方法实施例写数据操作框图。具体实施方式 0。

35、050 片上网络资源节点存储器的内建自测试结构实施例 0051 本片上网络资源节点存储器的内建自测试结构实施例采用的片上网络基于 FPGA 的芯片，如图 1 所示， 33 路由器 R 由外部通道 EC 相互连接，构成规则的 2 维网格（2D-Mesh）拓扑结构的路由器网络， NoC 中的路由器采用基于虚通道技术的虫洞数据交换机制，路由算法采用源路由算法，各路由器通过资源网络接口连接资源节点，其中一个路由器 R2 经资源网络接口连接的片外通用存储器 SRAM 为待测试的资源节点存储器，以下待测试的资源节点存储器以 SRAM 表示。其中的资源网络接口为双向的数据流向接口。 00。

36、52 本例资源节点存储器的内建自测试结构如图 2 所示，按照功能分模块，用 Verilog 硬件描述语言设计，包括 BIST 控制器、 BIST 接口、测试图形生成器和测试响应分析器， BIST 控制器建立于 FPGA 芯片，路由器 R2 的资源网络接口内嵌 BIST 接口 , 源路由器 R1 的资源网络节点内嵌测试图形生成器和测试响应分析器。 0053 BIST 控制器是一个有限的算法状态机，负责测试算法的实现与状态流程的控制，其使能信号输出端连接测试图形生成器和 BIST 接口，测试响应分析器的输出端接入 BIST 控制器的信号输入端， BIST 控制器配有外设接口，外。

37、部测试设备经该外设接口与 BIST 控制器连接，如图 2 所示，本例的 BIST 控制器的外设接口有三个端口，一个端口 in 用于外部测试设备向BIST控制器发送指令，启动本内建自测试结构进行测试，另一个端口re用于BIST 控制器向外部测试设备输出本内建自测试结构的测试结果，第三个端口 fi 用于 BIST 控制器向外部测试设备传送测试完成信号。 0054 测试图形生成器为一个简单的状态机，负责生成 SRAM 的测试数据序列，测试数据序列由相应的测试数据背景组成，根据 BIST 控制器当前的数据背景状态确定。 0055 测试响应分析模块是一个异或网络，由数据背景器。

38、与异或比较器组成，负责相应测试数据的分析，将 SRAM 的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确。 0056 BIST 接口包括 SRAM 地址生成器和 SRAM 控制器， SRAM 地址生成器产生当前 SRAM 的读写地址，并按照测试算法的流程实现地址升序或者降序。SRAM 控制器具备与 SRAM 连接的接口，实现对 SRAM 的读写控制。NoC 系统中的某个资源节点的存储器可工作在正常工作模式或测试模式，开始测试后， BIST 控制器发出对某个资源节点的存储器的切换信号到 BIST 接口， BIST 接口的 SRAM 控制器对该。

39、资源节点设置切换为正常工作模式或测试模式 0057 根据上述本发明设计的片上网络资源节点存储器的内建自测试结构建立的片上网络资源节点存储器的内建自测试方法，其流程如图 3 所示，主要步骤如下： 0058 、在片上网络芯片构建片上网络资源节点存储器的内建自测试结构，如图 2 所示，在 FPGA 芯片建立 BIST 控制器，相应的路由器的资源网络接口内嵌测试模块，即目的路由器 R2 的资源网络接口接有待测资源节点存储器， R2 的资源网络接口内嵌 BIST 接口，在源路由器 R1 的资源网络节点内嵌测试图形生成器和测试响应分析器； 0059 、外部测试设备与BIST控。

40、制器的外设接口连接，外部测试设备向BIST控制器发送指令启动测试程序；说明书 CN 103310850 A 9 6/8 页 10 0060 、 BIST 控制器按照测试算法程序向各测试模块发送使能信号和状态选择信号，本内建自测试结构初始化。 0061 源路由器 R1 的资源网络接口内嵌的测试图形生成器，按测试算法生成 SRAM 的测试数据序列，测试数据序列由相应的测试数据背景组成。 0062 系统上电后，测试图形生成器将测试数据背景写入内部寄存器，本例测试数据背景共 5 组，在接收到 BIST 控制器的发送数据使能信号之后，根据 BIST 控制器选择的当前数据背。

41、景状态信号确定当前发送的测试数据，按照路由数据转发的格式将当前测试数据传送到路由器网络。 0063 本例的测试算法为改进的 March C+ 算法，其读写操作以字为测试单元，字中的多个数据位合称为数据背景。本例片上网络系统的 SRAM 位宽为 N=16 位，测试数据序列有 log2N+1=5 个。 0064 当测试算法的读写数据是 “1” 时，相应的测试数据序列扩展为 0065 1 ： 1111111111111111、 0066 2 ： 1010101010101010、 0067 3 ： 1100110011001100、 0068 4 ： 1111000011110000、。

42、 0069 5、 1111111100000000。 0070 当测试算法的读写数据是 “0” 时 , 相应的测试数据序列扩展为 0071 1 ： 0000000000000000、 0072 2 ： 0101010101010101、 0073 3 ： 0011001100110011、 0074 4 ： 0000111100001111 0075 5 ： 0000000011111111。 0076 测试图形生成器发送的数据送入源路由器的资源网络接口，对测试数据按照路由分组数据交换的格式进行组包和解包。 0077 片上网络中处理单元产生的数据称为消息 (message)，在 NoC 。

43、中将消息分成固定长度的数据包 (packet)。数据包的大小根据具体情况设定，可以是几个字节，也可以是一片内存区内的所有信息。在一个时钟周期内，路由节点之间所交换的信息单元称为微片 (flit)。一个数据包由多个微片构成，且微片宽度决定了资源节点之间以及路由节点之间的通道带宽。一般情况下，一个数据包由多个数据微片组成。如图 4 所示，本例片上网络中传输的消息分成固定长度的多个数据包，每一个数据包有 8 个微片（flit），每个数据包具有一个头微片、 6 个数据微片和一个尾微片。头微片包括微片类型、信息标志、路径信息、目的地址和数据包源地址。尾微片表示数据包。

44、的终结。数据微片是传递的有效数据，处于头微片和尾微片之间。本例设计的每个微片有 18 位，前两位为微片类型信息，微片类型信息 01 表示头微片， 10 表示尾微片， 00 表示数据微片。资源网络接口对经过的数据包的微片加入微片类型信息，数据包在资源节点发出时各微片为 16 位。 0078 路径信息标识着数据在片上网络传输的路径，由4位2进制数表示，每一位的数字对应数据经过的相应路由器的传输路径，当该位的路径信息为1，表示沿X方向传输，为0则沿 Y 方向传输。路由器读取数据包头微片中的路径信息，确定数据包转发的路径。在数据说明书 CN 103310850 A 1。

45、0 7/8 页 11 传输过程中每经过一个路由器路径信息自动加 1。如源路由器发出的数据包头微片中的路径信息为 0000，读取路径信息的第 0 位为 0，故源路由器发出的该数据包沿 Y 方向传输。数据传到了下一个路由器时路径信息加 1 变为 0001，读取路径信息的第 1 位为 0，此路由器将该数据包仍沿 Y 方向传输。 0079 数据包在片上网络中的传输流程如下：首先由资源节点将打包好的数据以及相关握手信号发送到本地的资源网络接口，该资源网络接口根据数据信息给数据包的微片添加微片类型信息，然后向本地路由器发送申请，本地路由收到请求信号后反馈给本地资源网络接口应答。

46、信号，令其将数据存入资源网络接口的数据缓存器中；资源网络接口根据头微片中携带的目的地址信息将数据从数据缓存器中取出，通过资源网络接口的交换开关，由目的方向输出端口输出，进入到下一个路由器中，如此便完成了从一个路由器到下个路由器的数据传输。 0080 BIST控制器向R2的BIST接口的SRAM控制器发送切换工作模式使能信号，该SRAM 切换为测试模式，接收测试图形生成器产生的测试数据；该BIST接口的SRAM地址生成器产生当前 SRAM 的读写地址，并按照测试算法的流程实现地址升序或者降序； 0081 BIST 控制器算法状态机中的状态个数 n 与算法中 Ma。

47、rch 元素的个数一致，如图 5 所示， BIST 控制器中的算法初始状态为闲置 (idle)，启动测试后，算法状态先取测试状态 M0，若在该测试状态下 SRAM 的响应数据没有发现故障，即 Sram_Error=0，转移到下一个状态 M1 进行测试。以此类推，测试过程中当 Sram_Error=0，依次执行 M1、 M2Mi至 Mn 的测试状态，最后为结束测试 STOP，返回初始状态闲置。当测试过程中出现 Sram_Error=1，表示存在故障，立即停止测试。BIST 控制器算法状态机中的状态转移示意图如图 5 所示。 0082 、本测试算法的每个测试状态均有。

48、写数据操作和读数据操作， 0083 执行写数据操作时， BIST 控制器对源路由器 R1 的资源网络接口内嵌的测试图形生成器发送写数据指令，按测试算法程序生成相应测试状态的测试数据； 0084 R1 的资源网络接口内嵌的测试图形生成器将测试数据按照路由分组格式进行打包，送入 R1，经路由器网络传输，到达 SRAM 所在的目的路由器 R2，经 R2 的资源网络接口送入其内嵌的 BIST 接口，由此送到资源节点进行解包处理，然后将测试数据写入 SRAM。此 SRAM 工作于测试模式，对测试数据给出测试响应信号。 0085 SRAM 写数据结构与握手信号框图如图 6 所示。写。

49、数据操作具体过程如下：测试数据传至目的路由器 R2 时，首先向资源网络接口 RNI 发送请求信号 Req，在得到应答信号 Grant有效之后，路由器将18位宽的数据Data_in17:0写到RNI的输出缓冲器中。 RNI的应答器发现 RNI 的输出缓冲器中有有效的数据，就向 SRAM 发送读数据请求信号 Read_ask，资源节点收到该请求信号后，则向RNI反馈信号Read_en、信号有效，同时提供读时钟Read_ clk，从RNI的输出缓冲器中读取数据，资源节点在dataout_flag有效时才开始读数据数据在写入 SRAM 之前要拆包，也就是去掉头信息。此时 BIST 控制器将 En_wr 置高，将还原 16 位宽的测试数据 Data_out15:0 写入 SRAM 中，如此便完成了一次 SRAM 的写操作。 0086 执行读数据操作时，。

摘要
申请专利号：	CN201310261284.5	申请日：	2013.06.27
公开号：	CN103310850A	公开日：	2013.09.18
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):G11C 29/12申请日:20130627\|\|\|公开
IPC分类号：	G11C29/12	主分类号：	G11C29/12
申请人：	桂林电子科技大学
发明人：	许川佩; 陶意; 万春霆; 孙义军; 梁光发
地址：	541004 广西壮族自治区桂林市金鸡路1号
优先权：
专利代理机构：	桂林市持衡专利商标事务所有限公司 45107	代理人：	欧阳波
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内容摘要

本发明为片上网络资源节点存储器的内建自测试结构和自测试方法，本内建自测试结构包括建立于FPGA芯片的BIST控制器，还有嵌于相应路由器的资源网络接口和BIST接口、测试图形生成器和测试响应分析器。BIST控制器经外设接口和外部测试设备连接。本方法为：外部测试设备向BIST控制器发送指令启动测试程序；BIST控制器按照March C+测试算法程序向各测试模块发送使能信号和状态选择信号，在每个测试状态下对SRAM各地址进行读写操作，发现故障立即停止。测试结果发送给外部测试设备。本发明测试时间减少一半，复用NoC的路由网络作为测试数据路径，数据传输可靠安全，芯片面积开销小；故障覆盖率较高。

权利要求书

权利要求书
1.   片上网络资源节点存储器的内建自测试结构，所述片上网络为基于FPGA的芯片，若干路由器由外部通道相互连接，构成的路由器网络，其结构为规则的2维网格拓扑结构，NoC中的路由器采用基于虚通道技术的虫洞数据交换机制，路由算法采用源路由算法，各路由器配有资源网络接口，资源网络接口为双向的数据流向接口，各资源网络接口经双向内部通道分别连接资源节点，其中一个路由器R2经资源网络接口连接的片外通用存储器SRAM为待测试的资源节点存储器，其特征在于：
资源节点存储器的内建自测试结构包括BIST控制器、BIST接口、测试图形生成器和测试响应分析器，BIST控制器建立于FPGA芯片，测试图形生成器和测试响应分析器；路由器R2的资源网络接口内嵌BIST接口，源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器；
BIST控制器是一个有限的算法状态机，负责测试算法的实现与状态流程的控制，其使能信号输出端连接测试图形生成器和BIST接口，测试响应分析器的输出端接入BIST控制器的信号输入端，BIST控制器配有外设接口，外部测试设备经该外设接口与BIST控制器连接；
测试图形生成器为一个简单的状态机，负责生成资源节点存储器的测试数据序列；
测试响应分析模块是一个异或网络，由数据背景器与异或比较器组成，负责相应测试数据的分析；
BIST接口包括SRAM地址生成器和SRAM控制器，SRAM地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现地址升序或者降序；SRAM控制器具备与资源节点存储器连接的接口，实现对资源节点存储器的读写控制。

2.   根据权利要求1所述的片上网络资源节点存储器的内建自测试结构的片上网络资源节点存储器的内建自测试方法，其特征在于主要步骤如下：
Ⅰ、在片上网络芯片构建片上网络资源节点存储器的内建自测试结构，在FPGA芯片建立BIST控制器，以及相应的路由器的资源网络接口内嵌测试模块，即目的路由器R2的资源网络接口接有待测资源节点存储器，R2的资源网络接口内嵌BIST接口，在源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器；
Ⅱ、外部测试设备与BIST控制器的外设接口连接，外部测试设备向BIST控制器发送指令启动测试程序；
Ⅲ、BIST控制器按照测试算法程序向各测试模块发送使能信号和状态选择信号，
源路由器R1的资源网络接口内嵌的测试图形生成器根据BIST控制器的状态选择指令和发送指令，生成当前测试数据并向路由器网络发送测试数据；
BIST控制器向目的路由器R2的BIST接口的SRAM控制器发送的切换工作模式使能信号，该资源节点存储器切换为测试模式，接收测试图形生成器产生的测试数据；该BIST接口的SRAM地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现待测存储器SRAM地址升序或者降序；
Ⅳ、本测试算法的每个测试状态均有写数据操作和读数据操作，
执行写数据操作时，BIST控制器对源路由器R1的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序生成相应测试状态的测试数据；
R1的资源网络接口内嵌的测试图形生成器将测试数据按照路由分组格式进行打包，送入R1，经路由器网络传输，到达资源节点存储器所在的目的路由器R2，经R2的资源网络接口送入其内嵌的BIST接口，由此送到资源节点进行解包处理，然后将测试数据写入资源节点存储器；此资源节点存储器工作于测试模式，对测试数据给出测试响应信号，提示完成一次写数据操作；
执行读数据操作时，上述资源节点存储器的测试响应信号，在BIST接口按照返回路径的路由分组格式进行打包，经其所处的资源网络接口送入R2，在路由器网络传输，到达路由器R1，进入R1的资源网络接口内嵌的测试响应分析器、进行解包处理，测试响应分析器的异或比较器对资源节点存储器的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确，并将结果送给BIST控制器；
Ⅴ、如果本次测试响应数据正确，测试响应分析器判断是否为最后一个测试状态，若为否、则返回步骤Ⅳ，BIST控制器对源路由器R1的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序进行下一个测试状态的写数据操作和读数据操作；
如果本次测试响应数据正确，测试响应分析器判断此为最后一个测试状态，再判断此测试是否为待测存储器的最后一个SRAM地址，若不是最后的SRAM地址，则返回步骤Ⅳ，按SRAM地址生成器的地址升序或者降序对下一个SRAM地址进行测试算法要求的各个测试状态的测试；当判断此测试为待测存储器的最后一个SRAM地址，结束本次测试，将该资源节点存储器的测试结果反馈给BIST控制器并发送给芯片外部测试设备进行分析；同时BIST控制器向路由器R2的BIST接口的SRAM控制器发送的切换工作模式使能信号置为无效状态，该资源节点存储器恢复正常工作模式；
如果本次测试响应数据错误，即为有故障，测试响应分析器立即停止对该资源节点存储器的测试，测试响应分析器将测试结果传送给BIST控制器，BIST控制器将测试结果发送给外部测试设备。

3.   根据权利要求2所述的片上网络资源节点存储器的内建自测试方法，其特征在于：
所述步骤Ⅴ中测试响应分析器传送给BIST控制器的测试结果包含理论测试数据、测试响应数据、地址信息、测试时间。

4.   根据权利要求2所述的片上网络资源节点存储器的内建自测试方法，其特征在于：
所述步骤Ⅲ所述的测试算法为改进的March C+算法，其读写操作以字为测试单元，字中的多个数据位合称为数据背景；所述片上网络系统的资源节点存储器位宽为N位，测试数据序列有log2N+1个。

5.   根据权利要求4所述的片上网络资源节点存储器的内建自测试方法，其特征在于：
所述BIST控制器算法状态机中的测试状态个数n与算法中March元素的个数一致为M0至Mn，BIST控制器中的算法初始状态为闲置，启动测试后，算法状态先取测试状态M0，若在该测试状态下资源节点存储器的响应数据没有发现故障，转移到下一个状态M1进行测试；以此类推，测试过程中当未发现故障，依次执行M1、M2……至Mn的测试状态，之后返回初始状态闲置；当测试过程中出现故障，立即停止测试。

6.   根据权利要求2所述的片上网络资源节点存储器的内建自测试方法，其特征在于：
在片上网络传输的消息分为固定长度的多个数据包，每一个完整的数据包有8个微片，每个数据包具有一个头微片、6个数据微片和一个尾微片；头微片包括微片类型、信息标志、路径信息、目的地址和数据包源地址，尾微片表示数据包的终结；数据微片是传递的有效数据，处于头微片和尾微片之间；每个微片的前两位为微片类型信息；资源网络接口对经过的数据包的微片加入微片类型信息。

7.   根据权利要求6所述的片上网络资源节点存储器的内建自测试方法，其特征在于：
所述数据包在片上网络中的传输流程如下：首先由资源节点将打包好的数据以及相关握手信号发送到本地的资源网络接口，该资源网络接口根据数据信息给数据包的微片添加微片类型信息，然后向本地路由器发送申请，本地路由收到请求信号后反馈给本地资源网络接口应答信号，令其将数据存入资源网络接口的数据缓存器中；资源网络接口根据头微片中携带的目的地址信息将数据从数据缓存器中取出，通过资源网络接口的交换开关，由目的方向输出端口输出，进入到下一个路由器中，如此便完成了从一个路由器到下个路由器的数据传输。

说明书

说明书片上网络资源节点存储器的内建自测试结构和自测试方法
技术领域
本发明涉及片上网络(Network‑on‑chip，NoC)测试技术领域，具体涉及片上网络资源节点存储器的内建自测试结构和自测试方法。
背景技术
随着半导体工艺的进步和SoC(System‑on‑chip，SoC)技术的不断完善，SoC技术已成为本世纪集成电路的主要设计技术。但是，其在设计方法、体系结构方面已经暴露出局限性，尤其当SoC中所包含的IP核数目增至成千上万的时候，现有的以总线结构为通信基础的SoC技术面临着在性能、功耗、延时和可靠性等方面的巨大挑战。出现的问题具体表现为以下三个方面：
1.总线结构的地址空间有限从而导致其扩展性差的问题。
2.总线结构采用分时通讯从而导致通信效率较低，总线上多个用户同时共享总线资源，在某一时刻在一条总线上进行通信的用户数量不能超过一对。
3.总线结构由于采用全局同步的通信机制导致的功耗和面积的问题。
为了解决以上的问题，NoC的概念在世纪初由瑞典皇家科学院提出。其核心思想是借鉴并移植计算机网络中的概念和方法，用于多个子系统(现有规模的SoC或者IP)的集成。NoC采用分组交换技术替代传统的总线通信方式，实现了计算与通信的分离，每一个资源节点都工作在自己的时钟域，而不同的资源节点之间则通过OCN(Open Computer Network)进行异步通讯，从而解决了庞大的时钟树所带来的功耗、面积以及片上通信的瓶颈问题，并解决了时钟同步问题。
NoC使用网络替代总线有如下特点：
1.具有良好的地址空间可扩展性，理论上可以集成的资源节点的数目不受限制；
2.提供良好的并行通讯能力，从而提高数据吞吐率及整体性能；
3.使用全局异步局部同步机制(Globally Asynchronous Locally Synchronous，GALS)，每一个资源节点都工作在自己的时钟域，而不同的资源节点之间则通过OCN进行异步通讯，很好的解决了总线结构单一时钟同步的问题，从而彻底解决了庞大的时钟树所带来的功耗和面积问题。
自集成电路诞生之日起，设计方法、制造方法和测试方法始终是集成电路发展不可分割的3个组成部分。但在集成电路发展的早期，人们更多的注意力集中在设计和制造领域，而且早期的集成电路逻辑设计与工艺技术相对简单，因此测试方法学的研究曾一度处于一个不被重视的地位。随着NoC体系结构和设计方法的提出，基于NoC的微系统芯片测试技术的研究正受到越来越多的重视，由于存储器IP核在NoC系统中的大量使用，如何对NoC系统中存储器进行高速有效的测试也成为了当下的一个热点的问题。
传统的测试技术由于检测过程复杂、耗时、费用高、故障检测率低，已不能满足日益复杂的集成电路所需。
内建自测试（英文为Built‑in Self Test，其缩写BIST）技术克服了上述缺点，它作为新型可测性设计方法能有效解决传统技术以及边界扫描技术无法解决的问题。由于BIST不是在外部测试设备中存储测试矢量，而是将测试激励电路和响应分析电路加在被测电路中，利用被测电路的一部分完成电路本身的测试功能。BIST具有测试生成过程短、测试过程复杂程度低和故障检测率高等优点，并且能节约测试成本，缩短测试时间，提高系统使用的可靠性。
目前已有大量总线结构芯片SoC存储器的内建自测试的设计出现，但尚未见对NoC系统中存储器采用内建自测试方法的报道。
发明内容
本发明所要解决的技术问题是提供一种片上网络系统存储器的内建自测试结构及自测试方法，其具有测试结构简单、故障覆盖率高、资源使用率低、低功耗和扩展性强的特点。
本发明设计的片上网络资源节点存储器的内建自测试结构，所述片上网络为基于FPGA的芯片，若干路由器由外部通道相互连接，构成的路由器网络，其结构为规则的2维网格拓扑结构，NoC中的路由器采用基于虚通道技术的虫洞数据交换机制，路由算法采用源路由算法，各路由器配有资源网络接口，资源网络接口为双向的数据流向接口，各资源网络接口经双向内部通道分别连接资源节点，资源节点为IP核，或片外的通用存储器SRAM等。其中一个路由器R2经资源网络接口连接的片外通用存储器SRAM为待测试的资源节点存储器。
资源节点存储器的内建自测试结构包括BIST控制器、BIST接口、测试图形生成器和测试响应分析器，BIST控制器建立于FPGA芯片，测试图形生成器和测试响应分析器。路由器R2的资源网络接口内嵌BIST接口，源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器。
BIST控制器是一个有限的算法状态机，负责测试算法的实现与状态流程的控制，其使能信号输出端连接测试图形生成器和BIST接口，测试响应分析器的输出端接入BIST控制器的信号输入端，BIST控制器配有外设接口，外部测试设备经该外设接口与BIST控制器连接，向BIST控制器发送指令，启动本内建自测试结构进行测试，BIST控制器经该接口向外部测试设备输出本内建自测试结构的测试结果。
测试图形生成器为一个简单的状态机，负责生成资源节点存储器的测试数据序列，测试数据序列由相应的测试数据背景组成，根据BIST控制器当前的数据背景状态确定。
测试响应分析模块是一个异或网络，由数据背景器与异或比较器组成，负责相应测试数据的分析，将资源节点存储器的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确。
BIST接口包括SRAM地址生成器和SRAM控制器，SRAM地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现地址升序或者降序。SRAM控制器具备与资源节点存储器连接的接口，实现对资源节点存储器的读写控制。NoC系统中的某个资源节点的存储器可工作在正常工作模式或测试模式，开始测试后，BIST控制器发出对某个资源节点的存储器的切换信号到BIST接口，BIST接口的SRAM控制器对该资源节点设置切换为正常工作模式或测试模式。
根据上述本发明设计的片上网络资源节点存储器的内建自测试结构的片上网络资源节点存储器的内建自测试方法，主要步骤如下：
Ⅰ、在片上网络芯片构建片上网络资源节点存储器的内建自测试结构，在FPGA芯片建立BIST控制器，以及相应的路由器的资源网络接口内嵌测试模块，即目的路由器R2的资源网络接口接有待测资源节点存储器，R2的资源网络接口内嵌BIST接口，在源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器；
Ⅱ、外部测试设备与BIST控制器的外设接口连接，外部测试设备向BIST控制器发送指令启动测试程序；
Ⅲ、BIST控制器按照测试算法程序向各测试模块发送使能信号和状态选择信号，源路由器R1的资源网络接口内嵌的测试图形生成器根据BIST控制器的状态选择指令和发送指令，生成当前测试数据并向路由器网络发送测试数据；
BIST控制器向目的路由器R2的BIST接口的SRAM控制器发送的切换工作模式使能信号，该资源节点存储器切换为测试模式，接收测试图形生成器产生的测试数据；该BIST接口的SRAM地址生成器产生当前资源节点存储器的读写地址，并按照测试算法的流程实现待测存储器SRAM地址升序或者降序；
Ⅳ、本测试算法的每个测试状态均有写数据操作和读数据操作，
执行写数据操作时，BIST控制器对源路由器R1的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序生成相应测试状态的测试数据；
R1的资源网络接口内嵌的测试图形生成器将测试数据按照路由分组格式进行打包，送入R1，经路由器网络传输，到达资源节点存储器所在的目的路由器R2，经R2的资源网络接口送入其内嵌的BIST接口，由此送到资源节点进行解包处理，然后将测试数据写入资源节点存储器。此资源节点存储器工作于测试模式，对测试数据给出测试响应信号，提示完成一次写数据操作。
执行读数据操作时，上述资源节点存储器的测试响应信号，在BIST接口按照返回路径的路由分组格式进行打包，经其所处的资源网络接口送入R2，在路由器网络传输，到达路由器R1，进入R1的资源网络接口内嵌的测试响应分析器、进行解包处理，测试响应分析器的异或比较器对资源节点存储器的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确，并将结果送给BIST控制器；
Ⅴ、如果本次测试响应数据正确，测试响应分析器判断是否为最后一个测试状态，若为否、则返回步骤Ⅳ，BIST控制器对源路由器R1的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序进行下一个测试状态的写数据操作和读数据操作；
如果本次测试响应数据正确，测试响应分析器判断此为最后一个测试状态，再判断此测试是否为待测存储器的最后一个SRAM地址，若不是最后的SRAM地址，则返回步骤Ⅳ，按SRAM地址生成器的地址升序或者降序对下一个SRAM地址进行测试算法要求的各个测试状态的测试；当判断此测试为待测存储器的最后一个SRAM地址，结束本次测试，将该资源节点存储器的测试结果反馈给BIST控制器并发送给芯片外部测试设备进行分析；同时BIST控制器向路由器R2的BIST接口的SRAM控制器发送的切换工作模式使能信号置为无效状态，该资源节点存储器恢复正常工作模式。
如果本次测试响应数据错误，即为有故障，测试响应分析器立即停止对该资源节点存储器的测试，测试响应分析器将测试结果传送给BIST控制器，BIST控制器将测试结果发送给外部测试设备。由外部测试设备进行故障诊断和定位等后续工作。
所述测试结果包含理论测试数据、测试响应数据、地址信息、测试时间等信息。
步骤Ⅲ所述的测试算法为改进的March C+算法，其读写操作以字为测试单元，字中的多个数据位合称为数据背景。所述片上网络系统的资源节点存储器位宽为N位，测试数据序列有log2N+1个。
这样不仅可以检查资源节点存储器的字间耦合故障，还可以检查字内耦合故障。另外在March C+算法的基础上，增加了检测数据保留故障的测试步骤，在一定程度上提高了故障测试的覆盖率。
BIST控制器算法状态机中的测试状态个数n与算法中March元素的个数一致为M0至Mn，BIST控制器中的算法初始状态为闲置(idle)，启动测试后，算法状态先取测试状态M0，若在该测试状态下资源节点存储器的响应数据没有发现故障，即Sram_Error=0，转移到下一个状态M1进行测试。以此类推，测试过程中当未发现故障Sram_Error=0，依次执行M1、M2……至Mn的测试状态，之后返回初始状态闲置。当测试过程中出现故障，即Sram_Error=1，立即停止测试。
与现有技术相比，本发明片上网络资源节点存储器的内建自测试结构和自测试方法的优点如下：
（1）芯片上的内建自测试结构，在FPGA芯片内部直接产生测试矢量，测试完成时间比外接测试设备进行测试所需时间大大减少，仅为后者的一半或更少；
（2）复用片上网络的路由器网络作为测试数据存取路径，数据按照路由分组的形式进行传输，数据传输可靠安全，不需要额外的增加面积的开销，芯片面积开销小；
（3）采用优化改进的March C+算法，故障覆盖率较高，可检测固定故障、状态转移故障、耦合故障、寻址故障、开路故障、数据保留故障等；
（4）有效节约测试成本，缩短测试时间，提高测试的可靠性，有利于片上网络的开发应用。
附图说明
图1为片上网络资源节点存储器的内建自测试结构实施例的基于FPGA的片上网络路由器网络结构示意图；图中：R表示路由器，S表示资源节点，■表示资源网络接口，IC表示内部通道，EC表示外部通道，SRAM表示资源节点存储器；
图2为片上网络资源节点存储器的内建自测试结构实施例的内建自测试结构示意图；
图3为片上网络资源节点存储器的内建自测试方法实施例测试流程图；
图4为片上网络资源节点存储器的内建自测试方法实施例数据包格式及微片bit信息结构示意图；
图5为片上网络资源节点存储器的内建自测试方法实施例BIST控制器算法状态机状态转移示意图；
图6为片上网络资源节点存储器的内建自测试方法实施例写数据操作框图；
图7为片上网络资源节点存储器的内建自测试方法实施例写数据操作框图。
具体实施方式
片上网络资源节点存储器的内建自测试结构实施例
本片上网络资源节点存储器的内建自测试结构实施例采用的片上网络基于FPGA的芯片，如图1所示，3×3路由器R由外部通道EC相互连接，构成规则的2维网格（2D‑Mesh）拓扑结构的路由器网络，NoC中的路由器采用基于虚通道技术的虫洞数据交换机制，路由算法采用源路由算法，各路由器通过资源网络接口连接资源节点，其中一个路由器R2经资源网络接口连接的片外通用存储器SRAM为待测试的资源节点存储器，以下待测试的资源节点存储器以SRAM表示。其中的资源网络接口为双向的数据流向接口。
本例资源节点存储器的内建自测试结构如图2所示，按照功能分模块，用Verilog硬件描述语言设计，包括BIST控制器、BIST接口、测试图形生成器和测试响应分析器，BIST控制器建立于FPGA芯片，路由器R2的资源网络接口内嵌BIST接口,源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器。
BIST控制器是一个有限的算法状态机，负责测试算法的实现与状态流程的控制，其使能信号输出端连接测试图形生成器和BIST接口，测试响应分析器的输出端接入BIST控制器的信号输入端，BIST控制器配有外设接口，外部测试设备经该外设接口与BIST控制器连接，如图2所示，本例的BIST控制器的外设接口有三个端口，一个端口in用于外部测试设备向BIST控制器发送指令，启动本内建自测试结构进行测试，另一个端口re用于BIST控制器向外部测试设备输出本内建自测试结构的测试结果，第三个端口fi用于BIST控制器向外部测试设备传送测试完成信号。
测试图形生成器为一个简单的状态机，负责生成SRAM的测试数据序列，测试数据序列由相应的测试数据背景组成，根据BIST控制器当前的数据背景状态确定。
测试响应分析模块是一个异或网络，由数据背景器与异或比较器组成，负责相应测试数据的分析，将SRAM的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确。
BIST接口包括SRAM地址生成器和SRAM控制器，SRAM地址生成器产生当前SRAM的读写地址，并按照测试算法的流程实现地址升序或者降序。SRAM控制器具备与SRAM连接的接口，实现对SRAM的读写控制。NoC系统中的某个资源节点的存储器可工作在正常工作模式或测试模式，开始测试后，BIST控制器发出对某个资源节点的存储器的切换信号到BIST接口，BIST接口的SRAM控制器对该资源节点设置切换为正常工作模式或测试模式
根据上述本发明设计的片上网络资源节点存储器的内建自测试结构建立的片上网络资源节点存储器的内建自测试方法，其流程如图3所示，主要步骤如下：
Ⅰ、在片上网络芯片构建片上网络资源节点存储器的内建自测试结构，如图2所示，在FPGA芯片建立BIST控制器，相应的路由器的资源网络接口内嵌测试模块，即目的路由器R2的资源网络接口接有待测资源节点存储器，R2的资源网络接口内嵌BIST接口，在源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器；
Ⅱ、外部测试设备与BIST控制器的外设接口连接，外部测试设备向BIST控制器发送指令启动测试程序；
Ⅲ、BIST控制器按照测试算法程序向各测试模块发送使能信号和状态选择信号，本内建自测试结构初始化。
源路由器R1的资源网络接口内嵌的测试图形生成器，按测试算法生成SRAM的测试数据序列，测试数据序列由相应的测试数据背景组成。
系统上电后，测试图形生成器将测试数据背景写入内部寄存器，本例测试数据背景共5组，在接收到BIST控制器的发送数据使能信号之后，根据BIST控制器选择的当前数据背景状态信号确定当前发送的测试数据，按照路由数据转发的格式将当前测试数据传送到路由器网络。
本例的测试算法为改进的March C+算法，其读写操作以字为测试单元，字中的多个数据位合称为数据背景。本例片上网络系统的SRAM位宽为N=16位，测试数据序列有log2N+1=5个。
当测试算法的读写数据是“1”时，相应的测试数据序列扩展为
1：1111111111111111、
2：1010101010101010、
3：1100110011001100、
4：1111000011110000、
5、1111111100000000。
当测试算法的读写数据是“0”时,相应的测试数据序列扩展为
1：0000000000000000、
2：0101010101010101、
3：0011001100110011、
4：0000111100001111
5：0000000011111111。
测试图形生成器发送的数据送入源路由器的资源网络接口，对测试数据按照路由分组数据交换的格式进行组包和解包。
片上网络中处理单元产生的数据称为消息(message)，在NoC中将消息分成固定长度的数据包(packet)。数据包的大小根据具体情况设定，可以是几个字节，也可以是一片内存区内的所有信息。在一个时钟周期内，路由节点之间所交换的信息单元称为微片(flit)。一个数据包由多个微片构成，且微片宽度决定了资源节点之间以及路由节点之间的通道带宽。一般情况下，一个数据包由多个数据微片组成。如图4所示，本例片上网络中传输的消息分成固定长度的多个数据包，每一个数据包有8个微片（flit），每个数据包具有一个头微片、6个数据微片和一个尾微片。头微片包括微片类型、信息标志、路径信息、目的地址和数据包源地址。尾微片表示数据包的终结。数据微片是传递的有效数据，处于头微片和尾微片之间。本例设计的每个微片有18位，前两位为微片类型信息，微片类型信息01表示头微片，10表示尾微片，00表示数据微片。资源网络接口对经过的数据包的微片加入微片类型信息，数据包在资源节点发出时各微片为16位。
路径信息标识着数据在片上网络传输的路径，由4位2进制数表示，每一位的数字对应数据经过的相应路由器的传输路径，当该位的路径信息为1，表示沿X方向传输，为0则沿Y方向传输。路由器读取数据包头微片中的路径信息，确定数据包转发的路径。在数据传输过程中每经过一个路由器路径信息自动加1。如源路由器发出的数据包头微片中的路径信息为0000，读取路径信息的第0位为0，故源路由器发出的该数据包沿Y方向传输。数据传到了下一个路由器时路径信息加1变为0001，读取路径信息的第1位为0，此路由器将该数据包仍沿Y方向传输。
数据包在片上网络中的传输流程如下：首先由资源节点将打包好的数据以及相关握手信号发送到本地的资源网络接口，该资源网络接口根据数据信息给数据包的微片添加微片类型信息，然后向本地路由器发送申请，本地路由收到请求信号后反馈给本地资源网络接口应答信号，令其将数据存入资源网络接口的数据缓存器中；资源网络接口根据头微片中携带的目的地址信息将数据从数据缓存器中取出，通过资源网络接口的交换开关，由目的方向输出端口输出，进入到下一个路由器中，如此便完成了从一个路由器到下个路由器的数据传输。
BIST控制器向R2的BIST接口的SRAM控制器发送切换工作模式使能信号，该SRAM切换为测试模式，接收测试图形生成器产生的测试数据；该BIST接口的SRAM地址生成器产生当前SRAM的读写地址，并按照测试算法的流程实现地址升序或者降序；
BIST控制器算法状态机中的状态个数n与算法中March元素的个数一致，如图5所示，BIST控制器中的算法初始状态为闲置(idle)，启动测试后，算法状态先取测试状态M0，若在该测试状态下SRAM的响应数据没有发现故障，即Sram_Error=0，转移到下一个状态M1进行测试。以此类推，测试过程中当Sram_Error=0，依次执行M1、M2…Mi…至Mn的测试状态，最后为结束测试STOP，返回初始状态闲置。当测试过程中出现Sram_Error=1，表示存在故障，立即停止测试。BIST控制器算法状态机中的状态转移示意图如图5所示。
Ⅳ、本测试算法的每个测试状态均有写数据操作和读数据操作，
执行写数据操作时，BIST控制器对源路由器R1的资源网络接口内嵌的测试图形生成器发送写数据指令，按测试算法程序生成相应测试状态的测试数据；
R1的资源网络接口内嵌的测试图形生成器将测试数据按照路由分组格式进行打包，送入R1，经路由器网络传输，到达SRAM所在的目的路由器R2，经R2的资源网络接口送入其内嵌的BIST接口，由此送到资源节点进行解包处理，然后将测试数据写入SRAM。此SRAM工作于测试模式，对测试数据给出测试响应信号。
SRAM写数据结构与握手信号框图如图6所示。写数据操作具体过程如下：测试数据传至目的路由器R2时，首先向资源网络接口RNI发送请求信号Req，在得到应答信号Grant有效之后，路由器将18位宽的数据Data_in[17:0]写到RNI的输出缓冲器中。RNI的应答器发现RNI的输出缓冲器中有有效的数据，就向SRAM发送读数据请求信号Read_ask，资源节点收到该请求信号后，则向RNI反馈信号Read_en、信号有效，同时提供读时钟Read_clk，从RNI的输出缓冲器中读取数据，资源节点在dataout_flag有效时才开始读数据数据在写入SRAM之前要拆包，也就是去掉头信息。此时BIST控制器将En_wr置高，将还原16位宽的测试数据Data_out[15:0]写入SRAM中，如此便完成了一次SRAM的写操作。
执行读数据操作时，上述SRAM的测试响应信号，在BIST接口按照返回路径的路由分组格式进行打包，经其所处的资源网络接口送入R2，在路由器网络传输，到达路由器R1，进入R1的资源网络接口内嵌的测试响应分析器、进行解包处理，测试响应分析器的异或比较器对SRAM的测试响应数据和数据背景器提供的理想的数据进行异或操作，据此判断测试响应数据是否正确，并将结果送给BIST控制器；
SRAM读数据结构与握手信号框图如图7所示。在执行测试算法中读操作时，BIST控制器将En_rd信号置高，进入读取SRAM数据过程。读数据操作具体过程如下：将读取的SRAM数据打包并在路由网络传输时，先查询Port_av的值，若Port_av=1为有效，资源节点将Wren_in置为有效，向RNI请求写入数据。得到应答之后，把数据经RNI送入路由器中，经过RNI的过程中，RNI中的组包器把2位的微片类型信息冠于数据头微片，当头微片标志Flit_ahead为高电平有效时，组包器给当前进入的微片加上头微片标志01，后续进入的是数据微片，加数据微片标志00，因为8个微片为一帧，所以当进入第6个数据后，加尾标志10。数据包的各微片在网络中传输时共18位。读取出来的SRAM数据经路由器网络传输到路由器R1，进行测试响应分析，完成了一次SRAM读操作。
Ⅴ、如果本次测试响应数据正确，测试响应分析器判断是否为最后一个测试状态，若为否、则返回步骤Ⅳ，BIST控制器对源路由器R1的资源网络接口内嵌的测试图形生成器发送指令，按测试算法程序进行下一个测试状态的写数据操作和读数据操作；
如果本次测试响应数据正确，测试响应分析器判断此为最后一个测试状态，此后再判断本次测试的SRAM地址是否为最后一个地址，若非最后一个地址，返回步骤Ⅲ，按SRAM地址生成器的地址升序或降序进行对SRAM的下一个地址进行测试操作；如果判断本次测试的资源节点地址为最后一个地址，本次SRAM的测试结束，测试响应分析器将该SRAM的测试结果反馈给BIST控制器并发送给芯片的外部测试设备进行分析，同时BIST控制器向R2的BIST接口的SRAM控制器发送的切换工作模式使能信号置为无效状态，该SRAM恢复正常工作模式，接收并存储系统中别的资源节点发送过来的数据；到此完成本次测试。
如果本次测试响应数据错误，即为有故障，立即停止对该SRAM的测试，测试响应分析器将测试结果传送给BIST控制器，BIST控制器将测试结果发送给外部测试设备进行故障诊断和定位等后续工作。
所述测试结果包含理论测试数据、测试响应数据、地址信息、测试时间等信息。
本例复用片上网络作为测试访问机制，数据按照路由分组的形式进行传输，并行测试NoC系统中资源节点存储器，结合2D‑Mesh片上网络路由器的基于包交换技术和源路由算法对被测SRAM提供了正确并且可靠的测试数据传输保证。还针对性地改进了March C测试算法。实验结果分析表明，本例实现了包括固定故障、状态转移故障、耦合故障、开路故障、寻址故障、数据保留故障等常见故障的全部覆盖。与一般的测试方案相比，本例的内建自测试的测试方法测试时间较短，与外部测试设备进行测试相比，在测试1KB的SRAM时，能减少约55%的测试时间。且由于本例采用复用NoC方法进行测试，所以芯片面积开销小。
实施例表明，本发明的测试方法在故障覆盖率、测试时间、芯片面积开销以及扩展性方面具有一定的优势。提供可靠安全的数据传输服务并且不需要额外的增加面积的开销。
上述实施例，仅为对本发明的目的、技术方案和有益效果进一步详细说明的具体个例，本发明并非限定于此。凡在本发明的公开的范围之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围之内。