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1、(10)申请公布号 CN 103106916 A (43)申请公布日 2013.05.15 CN 103106916 A *CN103106916A* (21)申请号 201210564397.8 (22)申请日 2012.12.21 G11C 11/409(2006.01) G11C 11/4063(2006.01) (71)申请人 上海宏力半导体制造有限公司 地址 201203 上海市浦东新区浦东张江高科 技园区祖冲之路 1399 号 (72)发明人 杨光军 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 骆苏华 (54) 发明名称 存储器及其读取电路、 一种比较。
2、电路 (57) 摘要 本发明涉及一种存储器及其读取电路、 一种 比较电路。所述读取电路包括译码单元、 比较电 路及输出单元 ； 所述比较电路包括阈值产生模 块、 第一比较模块、 第二比较模块、 电流镜模块、 至 少一个控制节点及至少一个限流管 ； 其中， 所述 电流镜模块， 适于为所述第二比较模块提供偏置 电流 ； 至少一个控制节点， 适于传递所述偏置电 流至所述第二比较模块 ； 至少一个限流管， 设于 所述电流镜模块与对应控制节点之间， 适于限制 所述电流镜模块所产生的耦合电流。本发明技术 方案使用了限流管限制电流镜模块产生的耦合电 流， 能够满足电流镜模块内部晶体管卸载耦合电 流的能力， 。
3、使其晶体管上累积的耦合电流相对减 少， 避免耦合电流对偏置电流幅值的影响。 (51)Int.Cl. 权利要求书 3 页 说明书 10 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书10页 附图4页 (10)申请公布号 CN 103106916 A CN 103106916 A *CN103106916A* 1/3 页 2 1. 一种读取电路， 适于对存储器的存储单元进行选择读取， 其特征在于， 包括 ： 译码单元， 适于选择存储单元并读取该存储单元的位线电流 ； 比较电路， 包括阈值产生模块、 第一比较模块、 第二比较模块、 电流镜模块、 。
4、至少一个控 制节点及至少一个限流管 ； 所述阈值产生模块， 适于提供阈值信号 ； 所述第一比较模块， 适于将被选择存储单元的位线电流与预设电流进行比较输出第一 读取信号 ； 所述第二比较模块， 适于将所述第一读取信号与阈值信号比较并输出第二读取信号 ； 所述电流镜模块， 适于为所述第二比较模块提供偏置电流 ； 所述控制节点， 适于传递所述偏置电流至所述第二比较模块 ； 所述限流管， 设于所述电流镜模块与对应控制节点之间， 适于限制所述电流镜模块所 产生的耦合电流 ； 输出单元， 适于根据所述第二读取信号输出被选择存储单元内的数据。 2. 如权利要求 1 所述的读取电路， 其特征在于， 所述限流。
5、管通过其控制端接入的驱动 电压限制所述电流镜模块所产生的耦合电流， 所述驱动电压与所述阈值信号相关。 3. 如权利要求 2 所述的读取电路， 其特征在于， 所述限流管的控制端接入所述阈值信 号。 4. 如权利要求 3 所述的读取电路， 其特征在于， 所述阈值产生模块包括第一电流源、 第 二电流源和第一钳位电路 ； 所述的第一钳位电路包括 ： 第一 PMOS 管， 其漏极接入所述第一电流源， 源极接第一电平 ； 第一 NMOS 管， 其源极接入所述第二电流源， 漏极接第二电平 ； 第一调整放大器， 其输入端接入所述第一NMOS管的源极， 输出端与所述第一PMOS管和 第一 NMOS 管的栅极相接。
6、 ； 由所述第一 PMOS 管的漏极输出所述阈值信号。 5. 如权利要求 4 所述的读取电路， 其特征在于， 所述第一电平由外部电源直接提供 ； 所 述阈值产生模块还包括与第一 NMOS 管漏漏相接的第二 PMOS 管， 所述第二 PMOS 管的源极接 所述外部电源， 该第二 PMOS 管的栅极接入使能信号。 6. 如权利要求 1 所述的读取电路， 其特征在于， 所述电流镜模块， 包括 ： 第三电流源 ； 输入晶体管， 适于接入所述第三电流源输出的电流 ； 至少一个输出晶体管， 适于镜像流经所述输入晶体管的电流并输出所述偏置电流至对 应控制节点 ； 所述控制节点适于传递所述偏置电流至所述第二比。
7、较模块 ； 所述限流管设于对应输出 晶体管与控制节点之间。 7.如权利要求6所述的读取电路， 其特征在于， 所述输入晶体管为第四NMOS管， 所述输 出晶体管为若干个第五 NMOS 管， 所述限流管为若干个第六 NMOS 管 ； 所述第四 NMOS 管漏栅 相接、 源极接地， 其漏极接所述第三电流源的输出端， 并分别与所述第五 NMOS 管共栅 ； 所述 第五 NMOS 管源极接地， 其漏极与对应第六 NMOS 管的源极相接 ； 所述第六 NMOS 管的漏极与 权 利 要 求 书 CN 103106916 A 2 2/3 页 3 对应控制节点相接， 其栅极接入所述驱动电压， 所述驱动电压与所述。
8、阈值信号相关。 8. 如权利要求 1 所述的读取电路， 其特征在于， 所述第一比较模块输入位线电流的一 端设有第二钳位电路， 适于对所述位线电流限幅。 9. 如权利要求 8 所述的读取电路， 其特征在于， 所述第二钳位电路包括 ： 第八 NMOS 管， 其漏极传递经限幅后的位线电流至所述第一比较模块， 其源极接入所述 译码单元读取的位线电流 ； 第二调整放大器， 其输入端与所述第八 NMOS 管的源极相接， 其输出端与所述第八 NMOS 管的栅极相接。 10. 如权利要求 9 所述的读取电路， 其特征在于， 所述第二调整放大器包括第六 PMOS 管、 第七 PMOS 管及第九 NMOS 管 ；。
9、 所述第六 PMOS 管的栅极与第九 NMOS 管的栅极相连并形成 所述第二调整放大器的输入端， 所述第六 PMOS 管的漏极与第九 NMOS 管的漏极相连并形成 所述第二调整放大器的输出端， 所述第七 PMOS 管的栅漏相连并与该输出端相接。 11. 如权利要求 4 所述的读取电路， 其特征在于， 所述第一调整放大器包括第八 PMOS 管、 第九 PMOS 管及第十 NMOS 管 ； 所述第八 PMOS 管的栅极与第十 NMOS 管的栅极相连并形成 所述第一调整放大器的输入端， 所述第八 PMOS 管的漏极与第十 NMOS 管的漏极相连并形成 所述第一调整放大器的输出端， 所述第九 PMOS。
10、 管的栅漏相连并与该输出端相接。 12. 一种比较电路， 其特征在于， 包括 ： 阈值产生模块， 适于提供阈值信号 ； 比较模块， 适于将待检测信号与阈值信号比较并输出比较结果 ； 电流镜模块， 适于为所述比较模块提供偏置电流 ； 至少一个控制节点， 适于传递所述偏置电流至所述比较模块 ； 至少一个限流管， 设于所述电流镜模块与对应控制节点之间， 适于限制所述电流镜模 块所产生的耦合电流。 13. 如权利要求 12 所述的比较电路， 其特征在于， 所述限流管通过其控制端接入的驱 动电压限制所述电流镜模块所产生的耦合电流， 所述驱动电压与所述阈值信号相关。 14. 如权利要求 13 所述的比较电。
11、路， 其特征在于， 所述限流管的控制端接入所述阈值 信号。 15. 如权利要求 14 所述的比较电路， 其特征在于， 所述阈值产生模块包括第一电流源、 第二电流源和钳位电路 ； 所述的钳位电路包括 ： 第一 PMOS 管， 其漏极接入所述第一电流源， 源极接第一电平 ； 第一 NMOS 管， 其源极接入所述第二电流源， 漏极接第二电平 ； 调整放大器， 其输入端接入所述第一NMOS管的源极， 输出端与所述第一PMOS管和第一 NMOS 管的栅极相接 ； 由所述第一 PMOS 管的漏极输出所述阈值信号。 16.如权利要求15所述的比较电路， 其特征在于， 所述调整放大器包括第八PMOS管、 第 。
12、九 PMOS 管及第十 NMOS 管 ； 所述第八 PMOS 管的栅极与第十 NMOS 管的栅极相连并形成所述 调整放大器的输入端， 所述第八 PMOS 管的漏极与第十 NMOS 管的漏极相连并形成所述调整 放大器的输出端， 所述第九 PMOS 管的栅漏相连并与该输出端相接。 权 利 要 求 书 CN 103106916 A 3 3/3 页 4 17. 如权利要求 15 所述的比较电路， 其特征在于， 所述第一电平由外部电源直接提供 ； 所述阈值产生模块还包括与第一 NMOS 管漏漏相接的第二 PMOS 管， 所述第二 PMOS 管的源极 接所述外部电源， 该第二 PMOS 管的栅极接入使能信。
13、号。 18. 如权利要求 12 所述的比较电路， 其特征在于， 所述电流镜模块， 包括 ： 第三电流源 ； 输入晶体管， 适于接入所述第三电流源输出的电流 ； 至少一个输出晶体管， 适于镜像流经所述输入晶体管的电流并输出所述偏置电流至对 应控制节点 ； 所述控制节点适于传递所述偏置电流至所述比较模块 ； 所述限流管设于对应输出晶体 管与控制节点之间。 19. 如权利要求 18 所述的比较电路， 其特征在于， 所述输入晶体管为第四NMOS管， 所述输出晶体管为若干个第五NMOS管， 所述限流管为 若干个第六 NMOS 管 ； 所述第四 NMOS 管漏栅相接、 源极接地， 其漏极接所述第三电流源的。
14、输 出端， 并分别与所述第五 NMOS 管共栅 ； 所述第五 NMOS 管源极接地， 其漏极与对应第六 NMOS 管的源极相接 ； 所述第六 NMOS 管的漏极与对应控制节点相接， 其栅极接入所述驱动电压， 所述驱动电压与所述阈值信号相关。 20. 一种存储器， 包括至少一个存储单元， 其特征在于， 还包括权利要求 1 11 任一项 所述的读取电路。 权 利 要 求 书 CN 103106916 A 4 1/10 页 5 存储器及其读取电路、 一种比较电路 技术领域 0001 本发明涉及存储器技术领域， 特别涉及一种存储器及其读取电路、 一种比较电路。 背景技术 0002 存储器是数字集成电路。
15、中重要的组成部分， 它更是构建基于微处理器的应用系统 不可缺少的一部分。近年来， 人们将各种存储器嵌入在处理器内部以提高处理器的集成度 与工作效率， 因此， 存储器阵列及其外围电路的性能就在很大程度上决定了整个系统的工 作状况。 0003 读取电路是存储器的外围电路的重要组成部分， 由于读取电路通常被用来在对存 储器的存储单元进行读操作时对存储单元位线 (Bit-Line) 上的微小信号进行采样变换并 进行放大， 从而确定存储单元内的存储信息， 因此读取电路的工作性能对于存储器的应用 效果有决定性的影响。 0004 读取电路的工作机制是通过将存储器的存储单元位线上的电流 / 电压与基准电 流 。
16、/ 电压比较而读取存储单元中的数据。更具体地说， 读取电路在存储器中的作用主要体 现在以下几方面。 首先是放大作用， 它将位线电流/电压与基准电流/电压的微小信号差放 大为标准的逻辑 “0” 和 “1” ， 然后输出 ； 其次， 读取电路能通过加快位线状态转换， 补偿存储 单元的扇出驱动能力， 从而改善性能、 提高速度 ； 此外， 读取电路能够有效减小位线上的电 压幅值， 进而减小位线充放电的功耗。读取电路的工作分为两个阶段， 一是对位线预充电， 二是将位线电流/电压与基准电流/电压比较。 在前一过程中， 将位线的电位提升至能够在 存储单元中产生足够大小位线电流的水平 ； 在后一过程中， 将位。
17、线电流 / 电压与基准电流 / 电压进行比较并输出标准逻辑电平， 从而起到放大位线信号的作用， 便于读出数据。 0005 如图1所示的一种传统的存储器读取电路， 对选中的存储单元101进行读取， 存储 单元 101 的字线 WL 适于连接存储单元 101 和读取电路 ； 该读取电路包括 ： 预充单元 ( 图中 未示出 )， 适于对存储单元 101 的位线 BL 电压进行预充 ； 译码单元 102， 适于选择读取的位 线 BL， 图中即选择了存储单元 101 的位线 BL ； 比较电路， 包括第一比较模块 103， 适于读取 位线 BL 上的位线电流 IBL 并通过与预设电流 ( 即标准电流 )。
18、Iref 进行比较输出第一读取 信号， 该第一读取信号也作位线电压VBL ； 第二比较模块104， 适于将位线电压VBL与阈值信 号Vref比较形成第二读取信号 ； 输出单元105， 适于根据第二读取信号输出从存储单元101 上读取的 “0” 或 “1” 数据。 0006 上述读取电路至少存在以下问题 ： 0007 第二比较模块 104 的偏置电流 Ic 是由晶体管构成的模块提供的， 第二比较模块 104 内部控制节点上因存在电压震荡波形， 晶体管内的寄生电容会产生能够叠加于偏置电 流 Ic 的耦合电流 ； 耦合电流积聚到一定程度， 该耦合电流于是无法及时卸除， 此时偏置电 流 Ic 的电流幅。
19、值不断上升， 会造成读取电路无法正常工作的问题。 发明内容 说 明 书 CN 103106916 A 5 2/10 页 6 0008 本发明所解决的技术问题是 ： 如何消除耦合电流对比较电路或读取电路的影响。 0009 为解决上述技术问题， 本发明技术方案提供了一种读取电路， 适于对存储器的存 储单元进行选择读取， 包括 ： 0010 译码单元， 适于选择存储单元并读取该存储单元的位线电流 ； 0011 比较电路， 包括阈值产生模块、 第一比较模块、 第二比较模块、 电流镜模块、 至少一 个控制节点及至少一个限流管 ； 0012 所述阈值产生模块， 适于提供阈值信号 ； 0013 所述第一比较。
20、模块， 适于将被选择存储单元的位线电流与预设电流进行比较输出 第一读取信号 ； 0014 所述第二比较模块， 适于将所述第一读取信号与阈值信号比较并输出第二读取信 号 ； 0015 所述电流镜模块， 适于为所述第二比较模块提供偏置电流 ； 0016 所述控制节点， 适于传递所述偏置电流至所述第二比较模块 ； 0017 所述限流管， 设于所述电流镜模块与对应控制节点之间， 适于限制所述电流镜模 块所产生的耦合电流 ； 0018 输出单元， 适于根据所述第二读取信号输出被选择存储单元内的数据。 0019 可选的， 所述限流管通过其控制端接入的驱动电压限制所述电流镜模块所产生的 耦合电流， 所述驱动。
21、电压与所述阈值信号相关。 0020 可选的， 所述限流管的控制端接入所述阈值信号。 。 0021 可选的， 所述阈值产生模块包括第一电流源、 第二电流源和第一钳位电路 ； 0022 所述的第一钳位电路包括 ： 0023 第一 PMOS 管， 其漏极接入所述第一电流源， 源极接第一电平 ； 0024 第一 NMOS 管， 其源极接入所述第二电流源， 漏极接第二电平 ； 0025 第一调整放大器， 其输入端接入所述第一 NMOS 管的源极， 输出端与所述第一 PMOS 管和第一 NMOS 管的栅极相接 ； 0026 由所述第一 PMOS 管的漏极输出所述阈值信号。 0027 可选的， 所述第一电平。
22、由外部电源直接提供 ； 所述阈值产生模块还包括与第一 NMOS 管漏漏相接的第二 PMOS 管， 所述第二 PMOS 管的源极接所述外部电源， 该第二 PMOS 管 的栅极接入使能信号。 0028 可选的， 所述电流镜模块， 包括 ： 0029 第三电流源 ； 0030 输入晶体管， 适于接入所述第三电流源输出的电流 ； 0031 至少一个输出晶体管， 适于镜像流经所述输入晶体管的电流并输出所述偏置电流 至对应控制节点 ； 0032 所述控制节点适于传递所述偏置电流至所述第二比较模块 ； 所述限流管设于对应 输出晶体管与控制节点之间。 0033 可选的， 所述输入晶体管为第四 NMOS 管， 。
23、所述输出晶体管为若干个第五 NMOS 管， 所述限流管为若干个第六 NMOS 管 ； 所述第四 NMOS 管漏栅相接、 源极接地， 其漏极接所述第 三电流源的输出端， 并分别与所述第五 NMOS 管共栅 ； 所述第五 NMOS 管源极接地， 其漏极与 说 明 书 CN 103106916 A 6 3/10 页 7 对应第六NMOS管的源极相接 ； 所述第六NMOS管的漏极与对应控制节点相接， 其栅极接入所 述驱动电压， 所述驱动电压与所述阈值信号相关。 0034 可选的， 所述第一比较模块输入位线电流的一端设有第二钳位电路， 适于对所述 位线电流限幅。 0035 可选的， 所述第二钳位电路包括。
24、 ： 0036 第八 NMOS 管， 其漏极传递经限幅后的位线电流至所述第一比较模块， 其源极接入 所述译码单元读取的位线电流 ； 0037 第二调整放大器， 其输入端与所述第八 NMOS 管的源极相接， 其输出端与所述第八 NMOS 管的栅极相接。 0038 可选的， 所述第二调整放大器包括第六PMOS管、 第七PMOS管及第九NMOS管 ； 所述 第六 PMOS 管的栅极与第九 NMOS 管的栅极相连并形成所述第二调整放大器的输入端， 所述 第六 PMOS 管的漏极与第九 NMOS 管的漏极相连并形成所述第二调整放大器的输出端， 所述 第七 PMOS 管的栅漏相连并与该输出端相接。 003。
25、9 可选的， 所述第一调整放大器包括第八PMOS管、 第九PMOS管及第十NMOS管 ； 所述 第八 PMOS 管的栅极与第十 NMOS 管的栅极相连并形成所述第一调整放大器的输入端， 所述 第八 PMOS 管的漏极与第十 NMOS 管的漏极相连并形成所述第一调整放大器的输出端， 所述 第九 PMOS 管的栅漏相连并与该输出端相接。 0040 为解决上述技术问题， 本发明技术方案还提供了一种比较电路， 包括 ： 0041 阈值产生模块， 适于提供阈值信号 ； 0042 比较模块， 适于将待检测信号与阈值信号比较并输出比较结果 ； 0043 电流镜模块， 适于为所述比较模块提供偏置电流 ； 00。
26、44 至少一个控制节点， 适于传递所述偏置电流至所述比较模块 ； 0045 至少一个限流管， 设于所述电流镜模块与对应控制节点之间， 适于限制所述电流 镜模块所产生的耦合电流。 0046 可选的， 所述限流管通过其控制端接入的驱动电压限制所述电流镜模块所产生的 耦合电流， 所述驱动电压与所述阈值信号相关。 0047 可选的， 所述限流管的控制端接入所述阈值信号。 0048 可选的， 所述阈值产生模块包括第一电流源、 第二电流源和钳位电路 ； 0049 所述的钳位电路包括 ： 0050 第一 PMOS 管， 其漏极接入所述第一电流源， 源极接第一电平 ； 0051 第一 NMOS 管， 其源极接。
27、入所述第二电流源， 漏极接第二电平 ； 0052 调整放大器， 其输入端接入所述第一NMOS管的源极， 输出端与所述第一PMOS管和 第一 NMOS 管的栅极相接 ； 0053 由所述第一 PMOS 管的漏极输出所述阈值信号。 0054 可选的， 所述调整放大器包括第八PMOS管、 第九PMOS管及第十NMOS管 ； 所述第八 PMOS 管的栅极与第十 NMOS 管的栅极相连并形成所述调整放大器的输入端， 所述第八 PMOS 管的漏极与第十 NMOS 管的漏极相连并形成所述调整放大器的输出端， 所述第九 PMOS 管的 栅漏相连并与该输出端相接。 0055 可选的， 所述第一电平由外部电源直接。
28、提供 ； 所述阈值产生模块还包括与第一 说 明 书 CN 103106916 A 7 4/10 页 8 NMOS 管漏漏相接的第二 PMOS 管， 所述第二 PMOS 管的源极接所述外部电源， 该第二 PMOS 管 的栅极接入使能信号。 0056 可选的， 所述电流镜模块， 包括 ： 0057 第三电流源 ； 0058 输入晶体管， 适于接入所述第三电流源输出的电流 ； 0059 至少一个输出晶体管， 适于镜像流经所述输入晶体管的电流并输出所述偏置电流 至对应控制节点 ； 0060 所述控制节点适于传递所述偏置电流至所述比较模块 ； 所述限流管设于对应输出 晶体管与控制节点之间。 0061 可。
29、选的， 所述输入晶体管为第四 NMOS 管， 所述输出晶体管为若干个第五 NMOS 管， 所述限流管为若干个第六 NMOS 管 ； 所述第四 NMOS 管漏栅相接、 源极接地， 其漏极接所述第 三电流源的输出端， 并分别与所述第五 NMOS 管共栅 ； 所述第五 NMOS 管源极接地， 其漏极与 对应第六NMOS管的源极相接 ； 所述第六NMOS管的漏极与对应控制节点相接， 其栅极接入所 述驱动电压， 所述驱动电压与所述阈值信号相关。 0062 为解决上述技术问题， 本发明技术方案还提供了一种存储器， 包括至少一个存储 单元， 还包括上述读取电路。 0063 本发明的技术方案至少包括以下技术效。
30、果 ： 0064 使用限流管限制了电流镜模块输出晶体管所产生的耦合电流， 能够满足晶体管卸 载耦合电流的能力， 使晶体管上累积的耦合电流相对减少， 减小耦合电流对偏置电流幅值 的影响 ； 0065 在优选方案中， 在比较模块 ( 第二比较模块 ) 的阈值产生模块中设置两个电流源 能够提高阈值产生模块输出阈值信号的驱动能力， 使限流管控制端输入的驱动电压的驱动 能力大大增强， 不易受外界噪声干扰。 通过增强限流管控制端驱动电压的驱动能力， 使限流 管及输出晶体管的本身的耦合性能进一步显著降低， 保证了比较电路或读取电路的正常工 作。 附图说明 0066 图 1 为现有技术一种读取电路的结构示意图。
31、 ； 0067 图 2 为现有技术的读取电路在工作过程中控制节点 X1、 X2 与偏置电流 Ic 的波形 比较示意图 ； 0068 图 3 为本发明实施例一种读取电路的结构示意图 ； 0069 图 4 为本发明实施例读取电路的比较电路的结构示意图 ； 0070 图 5 为本发明实施例读取电路的第一调整放大器的结构示意图 ； 0071 图 6 为本发明实施例读取电路的第二调整放大器的结构示意图 ； 0072 图 7 为本发明实施例一种比较电路的结构示意图。 具体实施方式 0073 在本申请的背景技术中， 发明人发现， 在如图 1 所示读取电路内部的第二比较模 块 104 中， 其偏置电流 Ic 。
32、是由电流镜模块 106 提供的， 电流镜模块 106 的偏置电流由一电 说 明 书 CN 103106916 A 8 5/10 页 9 流源经电流镜像形成的输出电流， 具体是由输入晶体管接入所述电流源， 再由对应于控制 节点 ( 包括节点 X1、 X2， 但不限于上述两个控制节点 ) 的输出晶体管镜像输出并传递至所 述控制节点 (X1、 X2)。由于第二比较模块 104 内部接收偏置电流 Ic 的相应控制节点 (X1、 X2)在读取电路工作过程中存在震荡电压， 电流镜模块106内的晶体管(输出晶体管)会因 其存在寄生电容而产生能够叠加在其输出的偏置电流 Ic 上的耦合电流， 该耦合电流在累 积。
33、的过程中不能及时卸除， 便使偏置电流 Ic 的电流幅值不断上升， 造成比较电路和包括该 比较电路的读取电路无法正常工作。 0074 参加图 2， 图 2 中的波形 X1、 波形 X2 依次为控制节点 X1、 X2 处的波形示意图， 波形 X1、 波形 X2 为第二比较模块 104 在正常工作状态时控制节点 X1、 X2 处检测到的波形， 波形 Ic 为电流镜模块提供的偏置电流所形成的波形 ( 仅选择了其中一个输出晶体管输出电流 的波形图， 但由于是示意图， 实际每一个输出晶体管的波形与该波形图所示类似 )， 在第二 比较模块104工作的过程中， 波形Ic随时间变化的波形为波形Ic(t)。 其中。
34、， 因电流镜模块 内部耦合电流的产生， 波形 Ic(t) 的幅值会逐渐提高 I， 使 Ic 逐渐增大难以卸除， 从而影 响读取电路的正常工作。 0075 发明人意识到， 耦合电流产生的原因是晶体管内存在寄生电容， 耦合电流是不可 避免的 ； 但若能够对耦合电流的产生进行限制， 从而使电流镜模块中的晶体管能够将耦合 电流及时卸除是解决上述问题的关键。基于上述技术原理及思路 ： 0076 本实施例提供了如图 3 所示的一种读取电路， 适于对存储器的存储单元进行选择 读取， 图中默认对存储单元 201 进行读取， 该读取电路包括 ： 0077 预充单元 ( 图中未示出 )， 适于对存储单元 201 。
35、的位线 BL 电压进行预充 ； 0078 译码单元 202， 适于选择存储单元 201 并读取存储单元 201 的位线电流 IBL ； 0079 比较电路， 包括阈值产生模块 206、 第一比较模块 203、 第二比较模块 204、 电流镜 模块 207、 至少一个控制节点 (Y1、 Y2) 及至少一个限流管 (208a、 208b)。图 3 中为了说明控 制节点与限流管及电流镜模块的结构关系， 仅对控制节点 Y1、 控制节点 Y2、 对应于控制节 点Y1的限流管208a、 对应于控制节点Y2的限流管208b与电流镜模块207的关系作出了说 明， 其他控制节点、 限流管与电流镜模块 207 的。
36、关系则类似。更为具体地 ： 0080 阈值产生模块 206， 适于提供阈值信号 Vref ； 0081 第一比较模块 203， 适于将被选择存储单元 201 的位线电流 IBL 与预设电流 Iref 进行比较输出第一读取信号 VBL ； 0082 第二比较模块 204， 适于将第一读取信号 VBL 与阈值信号 Vref 比较并输出第二读 取信号 OUT1 ； 0083 电流镜模块 207， 适于为第二比较模块 204 提供偏置电流 Ic ； 0084 控制节点， 控制节点是第二比较模块 204 所客观存在的且需要对该点提供偏置电 流的节点， 其数量及连接关于与第二比较模块204的结构相关， 即。
37、第二比较模块204中需要 加载偏置电流的节点即为控制节点。图 3 中的控制节点 Y1 和 Y2 仅为控制节点选取的示意 图。另外， 从图 2 可知， 由于在读取电路进行工作时， 控制节点的电流变化 ( 控制节点 Y1 和 Y2 处的波形同波形 X1、 X2) 使得构成电流镜模块 207 的晶体管中产生耦合电流， 该耦合电 流可叠加在上述晶体管所输出的偏置电流上， 使偏置电流的幅值增大 ； 0085 限流管， 设于电流镜模块与对应控制节点之间， 适于限制电流镜模块 207 所产生 说 明 书 CN 103106916 A 9 6/10 页 10 的耦合电流， 这里的限制是对产生进行限制， 即限制。
38、电流镜模块 207 产生幅值相对较小的 耦合电流， 而不是对产生后的耦合电流的幅值进行限制 ； 图3中， 限流管208a设于控制节点 Y1 与电流镜模块 207 之间， 限流管 208b 设于控制节点 Y2 与电流镜模块 207 之间。 0086 输出单元 205， 适于根据第二读取信号 OUT1 输出被选择存储单元内的数据 OUT2。 输出单元适用于对第二读取信号 OUT1 所携带读取数据进行加强， OUT2 为加强后的读取数 据。 0087 在上述结构中， 第一读取信号 VBL 是根据位线电流 IBL 与标准电流 Iref 在节点 E 上的比较结果输出的相应电压， 也作位线电压 VBL。第。
39、二读取信号 OUT1 是将位线电压 VBL 与阈值信号 Vref 比较形成的， 携带了存储单元 201 中的 “0” 或 “1” 数据， 输出单元 205 则 将第二读取信号 OUT1 中的 “0” 或 “1” 数据进行加强， 作为读取电路最终输出的读取数据。 0088 在图 3 中， 限流管是通过其控制端接入的驱动电压限制所述电流镜模块所产生的 耦合电流， 该驱动电压可以是外部设备提供的驱动信号， 也可以是阈值产生模块 206 所产 生阈值信号的相关值， 在本实施例中， 该驱动电压即为该阈值信号。 0089 下面进一步说明以上电路结构 ： 0090 图 3 中第一比较模块 203 的具体结构。
40、包括 ： 第四电流源 A4， 提供电流 Iref， 成电 流镜连接的 PMOS 管 P231 及 PMOS 管 P232， 二者将第四电流源 A4 输出的电流 Iref 镜像至 比较节点 E， 而节点 E 则与 PMOS 管 P232 的漏极相接， 并且接入译码单元 202 读取的存储单 元201的位线电流IBL， 使节点E输出的第一读取电压VBL为Iref-IBL的等效电压值， 依据 Iref-IBL 的比较结果， 输出低电平信号或高电平信号作为所述第一读取信号 VBL。 0091 在图 3 中， 可知本实施例的第一比较模块 203 与译码单元 202 之间还可以设有对 译码单元202输出的。
41、位线电流IBL限幅的第二钳位电路209， 第二钳位电路209也即设于节 点 E 与译码单元的输出端之间。第二钳位电路 209 具体包括 ： 0092 第八 NMOS 管 N108， 其漏极传递经限幅后的位线电流 IBL 至第一比较模块 203( 节 点 E)， 其源极接入译码单元 202 读取的位线电流 IBL ； 0093 第二调整放大器C102， 其输入端与所述第八NMOS管N108的源极相接， 其输出端与 第八 NMOS 管 N108 的栅极相接。 0094 设置第二钳位电路的目的为 ： 预充单元在对存储单元201的位线BL电压进行预充 时， 位线电流 IBL 的幅值可能过大， 而图 3。
42、 中节点 E 的输出电流为 Iref-IBL， 必须保持位线 电流 IBL 不大于标准电流 Iref。因此第一比较模块 203 输入位线电流 IBL 的一端设有第二 钳位电路， 适于对位线电流 IBL 限幅。当 IBL 大于 Iref 时， IBL 电流越大， 第二钳位电路的 输入端电压越低， 使IBL电流相应减小 ； 当IBL不大于Iref时， 则第二钳位电路的输入端电 压为固定值且不作位线电流 IBL 的限幅操作。 0095 参考图 4， 可知第二比较模块 204 的具体结构为 ： 0096 包括由第二NMOS管N102、 第三NMOS管N103、 第三PMOS管P103、 第四PMOS管。
43、P104 构成的比较部分， 由第五 PMOS 管 P105、 第六 PMOS 管 P106 构成的增益调整部分。 0097 第二比较模块 204 的比较部分的结构为 ： 0098 第二 NMOS 管 N102 的栅极接入阈值信号 Vref， 源极与第三 NMOS 管 N103 的源极 相连， 二者共源形成控制节点 Y1 ； 第三 NMOS 管 N103 的栅极接入第一读取信号 Vref ； 第三 PMOS 管 P103、 第四 PMOS 管 P104 构成电流镜结构， 且第三 PMOS 管 P103 的漏极与第二 NMOS 说 明 书 CN 103106916 A 10 7/10 页 11 管。
44、 N102 的漏极相接， 第四 PMOS 管 P104 的漏极与第三 NMOS 管 N103 的的漏极相接并形成节 点 Y3 ； 第三 PMOS 管 P103 的漏极将第二 NMOS 管 N102 上由阈值信号 Vref 转换而来的电流 经镜像后在节点 Y3 与第三 NMOS 管 N103 上由第一读取信号 VBL 转换而来的电流比较输出 比较结果 ； 0099 第二比较模块 204 的增益调整部分的结构为 ： 0100 节点 Y3 分别与第五 PMOS 管 P105 的栅极及第六 PMOS 管 P106 的漏极相接， 其中， 第五PMOS管P105的漏极即为第二比较模块204的输出端(输出第。
45、二读取信号OUT1)， 节点 Y3 输出的比较结果经第六 PMOS 管 P106 的增益调整， 在第五 PMOS 管 P105 的漏极得到放大 并形成第二读取信号 OUT1 ； 第六 PMOS 管 P106 的增益是由其栅极外接的使能信号 EN 控制 的， 使能信号 EN 在读取电路工作时有效。此外， 第五 PMOS 管 P105 的漏极也为控制节点 Y2。 0101 参考图 4， 阈值产生模块 206 包括 ： 0102 第一电流源 A1、 第二电流源 A2 和第一钳位电路 ； 0103 第一钳位电路具体包括 ： 0104 第一 PMOS 管 P101， 其漏极接入第一电流源 A1， 源极接。
46、第一电平 ； 0105 第一 NMOS 管 N101， 其源极接入第二电流源 A2， 漏极接第二电平 ； 0106 第一调整放大器 C101， 其输入端接入第一 NMOS 管 N101 的源极， 输出端与第一 PMOS 管 P101 和第一 NMOS 管 N101 的栅极相接 ； 0107 由第一 PMOS 管 P101 的漏极输出阈值信号 Vref。 0108 图 4 中， 第一电平是由外部电源直接提供 ； 阈值产生模块 206 还包括与第一 NMOS 管 N101 漏漏相接的第二 PMOS 管 P102， 第二 PMOS 管 P102 的源极接外部电源 ( 第一电平 )， 第二 PMOS 。
47、管 P102 的栅极接入使能信号 EN。 0109 电流镜模块 207 输出偏置电流 Ic 的输出端有多个， 同时向第二比较模块 204 对应 的控制节点传递偏置电流 Ic， 电流镜模块 207 具体包括 ： 0110 第三电流源 A3 ； 0111 输入晶体管， 适于接入第三电流源输出的电流 ； 0112 多个输出晶体管， 适于镜像流经输入晶体管的电流并输出偏置电流 Ic 至对应控 制节点 ； 输出晶体管的输出端对应于电流镜模块 207 的输出端。 0113 控制节点适于传递电流镜模块 207 输出的偏置电流至第二比较模块 204， 其中所 述偏置电流叠加了对应的输出晶体管产生的耦合电流 ；。
48、 所述限流管设于对应输出晶体管与 控制节点之间。 0114 其中， 输入晶体管为第四 NMOS 管 N104， 输出晶体管为若干个第五 NMOS 管， 图 4 中 仅示出第五 NMOS 管 N105a 及第五 NMOS 管 N105b( 其他输出晶体管的连接结构同 N105a、 N105b) ： 第四 NMOS 管 N104 漏栅相接、 源极接地， 其漏极接第三电流源 A3 的输出端， 并与第 五 NMOS 管 N105a 及第五 NMOS 管 N105b 同时共栅 ； 第五 NMOS 管 N105a 及第五 NMOS 管 N105b 源极都接地， 二者的漏极都输出偏置电流 Ic 至对应控制节。
49、点， 具体第五 NMOS 管 N105a 的漏 极传递形成的偏置电流 Ic 至控制节点 Y1、 第五 NMOS 管 N105b 的漏极传递形成的偏置电流 Ic 至控制节点 Y2。限流管具体对应于控制节点设置， 其在本实施例中限流管为 NMOS 管， 该 NMOS管的源极与对应第五NMOS管N105的漏极相接， 漏极与对应控制节点相接， 栅极接入驱 动电压， 在本实施例中由于驱动电压由阈值信号 Vref 提供， 故限流管的栅极都接入阈值信 说 明 书 CN 103106916 A 11 8/10 页 12 号 Vref。 0115 图 4 中所标明的限流管 208a、 限流管 208b、 控制节点 Y1 及控制节点 Y2 仅为示意， 以上述结构为例 ： 限流管 208a 为第六 NMOS 管 N106， 限流管 208b 为。