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1、(10)申请公布号 CN 103106921 A (43)申请公布日 2013.05.15 CN 103106921 A *CN103106921A* (21)申请号 201210577032.9 (22)申请日 2012.12.26 G11C 16/06(2006.01) G11C 16/14(2006.01) (71)申请人 上海宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技园 区郭守敬路 818 号 (72)发明人 黄明永 杨光军 (74)专利代理机构 上海思微知识产权代理事务 所 ( 普通合伙 ) 31237 代理人 郑玮 (54) 发明名称 用于行译码电路的电平。
2、位移器 (57) 摘要 本发明公开一种用于行译码电路的电平位移 器， 包括 ： 第一高压管电路， 包括多个叠加的高压 管， 其与选通信号输入、 高压检测电路输出端及 第一与非门输出端连接， 以于对闪存阵列进行擦 写操作时， 使该第一高压管电路中截止的高压管 上的漏极电压分至各高压管 ； 以及第二高压管电 路， 包括多个叠加的高压管， 其与选通信号反相输 入、 高压检测电路输出端及第二与非门输出端连 接， 以于对闪存阵列进行擦写操作时， 使该第二高 压管电路中截止的高压管上的漏极电压分至各高 压管， 本发明通过将高压管变为多个叠加的高压 管， 减少了发生栅致漏极泄漏的概率。 (51)Int.Cl。
3、. 权利要求书 1 页 说明书 3 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书3页 附图3页 (10)申请公布号 CN 103106921 A CN 103106921 A *CN103106921A* 1/1 页 2 1. 一种用于行译码电路的电平位移器， 包括 ： 第一高压管电路， 包括多个叠加的高压管， 其与选通信号输入、 高压检测电路输出端及 第一与非门输出端连接， 以于对闪存阵列进行擦写操作时， 使该第一高压管电路中截止的 高压管上的漏极电压分至各高压管 ； 以及 第二高压管电路， 包括多个叠加的高压管， 其与选通信号反相输入。
4、、 高压检测电路输出 端及第二与非门输出端连接， 以于对闪存阵列进行擦写操作时， 使该第二高压管电路中截 止的高压管上的漏极电压分至各高压管。 2. 如权利要求 1 所述的用于行译码电路的电平位移器， 其特征在于 ： 该第一高压管电 路包括第五 NMOS 管及第六 NMOS 管， 该第五 NMOS 管漏极接该选通信号输入， 栅极接一电源 电压， 源极接该第六 NMOS 管漏极， 该第六 NMOS 管源极接该高压检测电路输出端， 栅极接该 第一与非门之输出端。 3. 如权利要求 2 所述的用于行译码电路的电平位移器， 其特征在于 ： 该第二高压管电 路包括第七 NMOS 管及第八 NMOS 管，。
5、 该第七 NMOS 管漏极接该选通信号反相输入， 栅极接一 电源电压， 源极接该第八 NMOS 管漏极， 该第八 NMOS 管源极接该高压检测电路输出端， 栅极 接该第二与非门之输出端。 4. 如权利要求 3 所述的用于行译码电路的电平位移器， 其特征在于 ： 该第五 NMOS 管及 第七 NMOS 管漏极接 12V 高压， 栅极接 2.5V 电源电压， 该第六 NMOS 管及第八 NMOS 管栅极接 1.5V 电压。 权 利 要 求 书 CN 103106921 A 2 1/3 页 3 用于行译码电路的电平位移器 技术领域 0001 本发明涉及一种电平位移器， 特别是涉及一种用于行译码电路的。
6、电平位移器。 背景技术 0002 在半导体存储装置中， 闪存 (flash memory) 是一种易失性存储器， 且属于可擦除 可编程只读存储器 (Erasable Programmable Read-Only Memory， EPROM)。闪存的优点是 其可针对整个存储器区块进行擦除， 且擦除速度快， 约需一至两秒。 因此， 近年来， 闪存已运 用于各种消费性电子产品中， 例如 ： 数码相机、 数码摄影机、 移动电话或笔记本电脑等。 0003 图 1 为现有技术中一种闪存的结构示意图。如图 1 所示， 常见的闪存结构包含电 荷泵 101、 整流器 102、 擦写控制电路 103、 高压检测电。
7、路 104、 行译码电路 105 及闪存阵列 106。 图2为现有技术中普遍用于行译码电路的电平位移器的电路示意图。 当需要对闪存阵 列106进行擦写时， 先给行译码电路105加电压ZVdd， 擦写控制电路将地址译码器的译码低 电压输出 Add 和控制信号 xpen 作与非操作得到输出信号 a， a 为一负脉冲， 控制信号 xpen 在高压 ZVdd 达到一定幅度如 5V 内的高电平之后为低电平， 负脉冲再和控制信号 xpen 进行与非运算得到阶跃信号 b， 阶跃信号 b 从译码开始从低变为高电平。因地址 Add 译码后， b 为高电平， 则 NMOS 管 MN2 导通， 从而 selbi 被。
8、拉至 xdbias( 低电压 )， PMOS 管 P4 导通， NMOS 管 M4 截止， sel 输出高电平 ZVdd， 同时 selbi(NMOS 管 M2 漏极 /M3、 P3 漏极 ) 被 引至 P2、 M2 的栅极， 该低压使得 P2 导通， M2 截止， seli 输出高电平 ZVdd， 进一步 P1 截止， M1 导通， selb 输出低电平 Xdbias， 当高压检测电路 104 检测到高压 ZVdd 高到一定程度， 如 5V时， xpen由高变低， Xdbias产生1.8V左右电压， 这个Xdbias的变化最终在selbi的输出 低电压上体现出来， 进一步会在 selb 上体。
9、现出来， 电平位移器最终输出 sel 和 seli 相反， 而 selb 和 selbi 相近， 从而完成译码输出低压 Add 到高压 ZVdd 的转换。 0004 图 3 为图 2 之电平位移器中的高压管 MN1(MN2) 的结构示意图。配合图 2 可 见， 擦 写 时， 高 压 MOS 管 MN1(MN2) 的 四 端 ( 漏、 栅、 源 及 衬 底 ) 电 压 为 12V、 1.5V、 1.5V 及 0V， 即总有一个高压管出于截止状态， 但漏极为高压， 这容易出现栅致漏极泄漏 GIDL(Gate-induceddrainleakage)， 而栅致漏极泄漏 GIDL(Gate-induc。
10、eddrainleakage) 可能损坏电路或引起功能错误或造成功耗增加， 一般在工艺上增加 NLDD2/PLDD2(N 型漏极 低掺杂 /P 型漏极低掺杂 ) 工艺来克服， 但这会增加工艺复杂性及工时成本。 发明内容 0005 为克服上述现有技术存在的问题， 本发明的主要目的在于提供一种用于行译码电 路的电平位移器， 其通过将高压管变为多个叠加的高压管， 以减少发生栅致漏极泄漏 GIDL 的概率。 0006 为达上述及其它目的， 本发明一种用于行译码电路的电平位移器， 包括 ： 0007 第一高压管电路， 包括多个叠加的高压管， 其与选通信号输入、 高压检测电路输出 端及第一与非门输出端连接。
11、， 以于对闪存阵列进行擦写操作时， 使该第一高压管电路中截 说 明 书 CN 103106921 A 3 2/3 页 4 止的高压管上的漏极电压分至各高压管 ； 以及 0008 第二高压管电路， 包括多个叠加的高压管， 其与选通信号反相输入、 高压检测电路 输出端及第二与非门输出端连接， 以于对闪存阵列进行擦写操作时， 使该第二高压管电路 中截止的高压管上的漏极电压分至各高压管。 0009 进一步地， 该第一高压管电路包括第五 NMOS 管及第六 NMOS 管， 该第五 NMOS 管漏 极接该选通信号输入， 栅极接一电源电压， 源极接该第六 NMOS 管漏极， 该第六 NMOS 管源极 接该高。
12、压检测电路输出端， 栅极接该第一与非门之输出端。 0010 进一步地， 该第二高压管电路包括第七 NMOS 管及第八 NMOS 管， 该第七 NMOS 管漏 极接该选通信号反相输入， 栅极接一电源电压， 源极接该第八 NMOS 管漏极， 该第八 NMOS 管 源极接该高压检测电路输出端， 栅极接该第二与非门之输出端。 0011 进一步地， 该第五 NMOS 管及第七 NMOS 管漏极接 12V 高压， 栅极接 2.5V 电源电压， 该第六 NMOS 管及第八 NMOS 管栅极接 1.5V 电压。 0012 与现有技术相比， 本发明一种用于行译码电路的电平位移器， 通过将高压管变为 多个叠加的高。
13、压管， 使得截止的管子的漏极电压被均分到多个高压管上， 降低每个高压管 上的漏极电压， 减少了发生栅致漏极泄漏 GIDL 的概率。 附图说明 0013 图 1 为现有技术中一种闪存的结构示意图 ； 0014 图 2 为现有技术中普遍用于行译码电路的电平位移器的电路示意图 ； 0015 图 3 为图 2 之电平位移器中的高压管 MN1(MN2) 的结构示意图 ； 0016 图 4 为本发明一种用于行译码电路的电平位移器之较佳实施例的电路示意图 ； 0017 图 5 为本发明较佳实施例中第一高压管电路 / 第二高压管电路的细部电路图。 具体实施方式 0018 以下通过特定的具体实例并结合附图说明本。
14、发明的实施方式， 本领域技术人员可 由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。 本发明亦可通过其它不同 的具体实例加以施行或应用， 本说明书中的各项细节亦可基于不同观点与应用， 在不背离 本发明的精神下进行各种修饰与变更。 0019 图 4 为本发明一种用于行译码电路的电平位移器之较佳实施例的电路示意图。根 据图 4， 本发明一种用于行译码电路的电平位移器， 用于行译码电路， 其包括第一 PMOS 管 P1、 第二 PMOS 管 P2、 第三 PMOS 管 P3、 第四 PMOS 管 P4、 第一 NMOS 管 M1、 第二 NMOS 管 M2、 第 三 NMOS 管 M3、 第。
15、四 NMOS 管 M4、 第一与非门 B1、 第二与非门 B2、 第一高压管电路 401 及第二 高压管电路 402。 0020 其中 P1/P2/P3/P4 源极接擦写控制电路输出端， 以获得高压 ZVdd， M1/M2/M3/M4 源极接高压检测电路， 以获得低电压 xdbias， P1 漏极接 M1 漏极， 并输出选通信号反相输出 selb， P1 栅极接 M1 栅极， 并连接于选通信号输入 seli， 第一高压管电路 401 与选通信号输 入 seli、 高压检测电路输出端及第一与非门 B1 输出端连接， 以于对闪存阵列进行擦写操作 时， 使第一高压管电路 401 中截止的管子上高压降。
16、低。P2 漏极接 M2 漏极， 并接于选通信号 输入 seli， P2 栅极与 M2 栅极连接， 并接于 P3/M3 漏极， P3 栅极与 M3 栅极连接， 并接于 P2/ 说 明 书 CN 103106921 A 4 3/3 页 5 M2 漏极， P3 漏极与 M3 漏极相连， 同时连接于选通信号反相输入 selbi， P4 栅极接 M4 栅极， 并与选通信号反相输入 selbi 连接， 漏极接 M4 漏极， 并输出选通信号输出 sel， 第二高压管 电路402与选通信号反相输入selbi、 高压检测电路输出端及第二与非门B2输出端连接， 以 于对闪存阵列进行擦写操作时， 使第二高压管电路 。
17、402 中截止的管子上高压降低。第一与 非门B1一输入端接地址译码器的译码输出ADD， 另一输入端接控制信号xpen， 输出端 连接第一高压管电路 401， 并输出至第二与非门 B2 之一输入端， 第二与非门 B2 之另一输入 端接控制信号 xpen， 输出端连接第二高压管电路 402。 0021 在本发明较佳实施例中， 第一高压管电路 401 包括第五 NMOS 管 MN1a 及第六 NMOS 管MN1b， 第五NMOS管MN1a漏极接选通信号输入seli， 栅极接一电源电压vd25， 源极接第六 NMOS 管 MN1b 漏极， 第六 NMOS 管源极 MN1b 接低电压 xdbias， 栅。
18、极接第一与非门 B1 之输出 端 ； 第二高压管电路 402 包括第七 NMOS 管 MN2a 及第八 NMOS 管 MN2b， 第七 NMOS 管 MN2a 漏 极接选通信号反相输入 selbi， 栅极接一电源电压 vd25， 源极接第八 NMOS 管 MN2b 漏极， 第 八 NMOS 管 MN2b 源极接低电压 xdbias， 栅极接第二与非门 B2 之输出端。 0022 图 5 为本发明较佳实施例中第一高压管电路 / 第二高压管电路的细部电路图。在 本发明较佳实施例中， 高压管 MNia 漏极接高压 Zvdd 12V， 栅极接 vd25 为 2.5V， 源极接高 压管 MNib 的漏极。
19、， MNib 的栅极接 1.5V， 即信号 a 或 b， 源极接 xdbias， 这样， 当 a 为低时， MN1b 截止， MN1b 漏极无电压， MN1a 也截止， 从而高压被均分到两个高压管上， 同理， 当 b 为 低时， MN2b 截止， MN2b 漏极无电压， MN2a 也截止， 从而高压被均分到两个高压管上， 因每个 管子的漏极电压降低， 从而减少发生 GIDL 的概率。 0023 可见， 本发明一种用于行译码电路的电平位移器， 通过将高压管变为两个叠加的 高压管， 使得截止的管子的漏极电压被均分到两个高压管上， 降低每个高压管上的漏极电 压， 减少了发生栅致漏极泄漏 GIDL 的概率。 0024 上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。任何本 领域技术人员均可在不违背本发明的精神及范畴下， 对上述实施例进行修饰与改变。 因此， 本发明的权利保护范围， 应如权利要求书所列。 说 明 书 CN 103106921 A 5 1/3 页 6 图 1 图 2 说 明 书 附 图 CN 103106921 A 6 2/3 页 7 图 3 图 4 说 明 书 附 图 CN 103106921 A 7 3/3 页 8 图 5 说 明 书 附 图 CN 103106921 A 8 。