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1、(10)申请公布号 CN 103117080 A (43)申请公布日 2013.05.22 CN 103117080 A *CN103117080A* (21)申请号 201310041874.7 (22)申请日 2013.02.01 G11C 7/06(2006.01) (71)申请人 上海宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技园 区郭守敬路 818 号 (72)发明人 杨光军 (74)专利代理机构 上海思微知识产权代理事务 所 ( 普通合伙 ) 31237 代理人 郑玮 (54) 发明名称 读出电路 (57) 摘要 本发明公开了一种读出电路， 用于将存储单 元。
2、的信息放大输出， 其包括参考支路镜像恒流源、 参考存储单元、 译码控制电路、 传输电路及输出电 路， 其中， 该参考支路镜像恒流源包括第一参考 管、 第二参考管及电压隔离电路， 该电压隔离电路 接于该第一参考管的栅极与漏极之间， 用于将该 第一参考管的栅漏隔开以利于提高该第一参考管 饱和导通， 本发明通过在参考支路镜像恒流源参 考管间接入一电压隔离电路将第一参考管的栅漏 隔开以提高第一参考管饱和导通， 从而使得本发 明可适合于低电压如小于 1.2V 时工作， 扩展了闪 存的读出电压。 (51)Int.Cl. 权利要求书 1 页 说明书 3 页 附图 2 页 (19)中华人民共和国国家知识产权局。
3、 (12)发明专利申请 权利要求书1页 说明书3页 附图2页 (10)申请公布号 CN 103117080 A CN 103117080 A *CN103117080A* 1/1 页 2 1. 一种读出电路， 用于将存储单元的信息放大输出， 包括参考支路镜像恒流源、 参考存 储单元、 译码控制电路、 传输电路及输出电路， 其特征在于 ： 该参考支路镜像恒流源包括第 一参考管、 第二参考管及电压隔离电路， 该电压隔离电路接于该第一参考管的栅极与漏极 之间， 用于将该第一参考管的栅漏隔开以在保证该第一参考管饱和导通的同时， 提高该第 一参考管漏极节点的电位。 2. 如权利要求 1 所述的一种读出电。
4、路， 其特征在于 ： 该第一参考管与该第二参考管为 PMOS 管， 该第一参考管漏极接该参考存储单元， 该第二参考管漏极通过该传输电路、 该译码 控制电路接存储单元， 同时该第二参考管漏极还接至该输出电路。 3. 如权利要求 2 所述的一种读出电路， 其特征在于 ： 该电压隔离电路包括一 PMOS 管， 该 PMOS 管源极接第一参考管的漏极， 漏极接该第一参考管的栅极。 4. 如权利要求 3 所述的一种读出电路， 其特征在于 ： 该电压隔离电路还包括第二恒流 源及第三恒流源， 该 PMOS 管源极接该第二恒流源的输出， 漏极接该第三恒流源的输出端。 5. 如权利要求 4 所述的一种读出电路，。
5、 其特征在于 ： 该第二恒流源与该第三恒流源电 流相等。 6. 如权利要求 4 所述的一种读出电路， 其特征在于 ： 该第二恒流源与该第三恒流源取 值为 2uA10uA。 权 利 要 求 书 CN 103117080 A 2 1/3 页 3 读出电路 技术领域 0001 本发明关于一种读出电路， 特别是涉及一种用于半导体存储器电路的读出电路。 背景技术 0002 半导体存储器通常被认为是数字集成电路中非常重要的组成部分， 它们对于构建 基于微处理器的应用系统发挥着至关重要的作用。 近年来人们越来越多地将各种存储器嵌 入在处理其内部， 以便使处理器具有更高的集成度和更快的工作速度， 因此存储器阵。
6、列及 其外围电路的性能就在很大程度上决定了整个系统的工作状况， 包括速度、 功耗等。 0003 在半导体存储器的各种外围器件中最为重要的就是读出电路。 由于读出电路通常 被用来在对存储单元进行读操作时采样位线上的微小信号变化并进行放大， 从而确定相应 存储单元的存储信息， 因此读出电路对于存储器的存取时间有着决定性的影响。 0004 图 1 为现有技术中典型的读出电路的电路示意图。如图 1 所示， 该读出电路包括 ： 参考支路镜像恒流源 101、 参考存储单元 102、 译码控制电路 103、 传输电路 104 以及输出电 路105， 其中参考支路镜像恒流源101包括PMOS管P1/P2， 以。
7、提供电源， 参考存储单元102包 括 NMOS 管 N1 以及 1-4 个栅极互连的 NMOS 管， N1 栅极通过一反相器 INV1 接至 N1 源极， N1 源极通过 1-4 个栅极互连的 NMOS 管与多个连接字线 WL 的参考存储单元 Cellj(j 例如为 4 或 8) 相连， 译码控制电路 103 一端连接传输电路 104， 另一端连接存储单元 Cell， 其由三个 源漏相接形成串联的 NMOS 晶体管 N2、 N3 以及 N4 组成， NMOS 管 N2-N4 栅极分别连接控制信 号 YA、 YB 以及 YC， 这样， 当访问存储器单元 Cell 时， YA/YB/YC 置高电平。
8、， NMOS 管 N2-N4 接 通， 存储单元信息可通过译码控制电路 103 及传输电路 104 形成于 C 点 ； 传输电路 104 包括 NMOS 管 N5 及一反相器 INV2， NMOS 管 N5 漏极接 P2 漏极， 栅极与源极之间接反相器 INV2， 并 接至译码控制电路 103 ； 输出电路 105 包括一比较器 CMP1 及一反相器 INV3， 比较器 CMP1 之 正输入端接 P2 漏极， 负输入端接一参考电压 Vref， 输出端接反相器 INV3 之输入端， 反相器 INV3 输出存储单元信息 Soutb。 0005 现有技术的读出电路还却存在如下缺点 ： 在现有技术中，。
9、 节点 A 和 B 是连通的， 当 电源电压降低时， 为了保证 P1 管工作在饱和区， A 点也随之降低， 并且由于 A 点至少比电源 电压低一个阈值电压， 所以当电源电压低至一定的电位的时候， 或者由于工艺漂移或者由 于温度降低， 造成 P1 的阈值电压比较大的时候， A 点的电位就会变得很低， 这时候 D 点的电 位由 A 点决定， 反相器 INV1 的输入电位很低而起不到嵌位的作用， 这样一方面使得参考单 元的位线电压变得很低而使参考单元的电流变小， 另一方面反相器 INV1 的嵌位功能的缺 失会使得位线稳定变慢， 这两个方面都会使读的速度下降。 发明内容 0006 为克服上述现有技术的。
10、读出电路存在的影响读速度的问题， 本发明的主要目的在 于提供一种读出电路， 其通过在参考支路镜像恒流源参考管间接入一电压隔离电路， 以将 第一参考管的栅漏隔开以利于在保证第一参考管饱和导通的同时， 提高 A 点的电位， 从而 说 明 书 CN 103117080 A 3 2/3 页 4 使得本发明可适合于低电压如小于 1.2V 时工作， 扩展了闪存的读出电压。 0007 为达上述及其它目的， 本发明提出一种读出电路， 用于将存储单元的信息放大输 出， 包括参考支路镜像恒流源、 参考存储单元、 译码控制电路、 传输电路及输出电路， 其中， 该参考支路镜像恒流源包括第一参考管、 第二参考管及电压隔。
11、离电路， 该电压隔离电路接 于该第一参考管的栅极与漏极之间， 用于将该第一参考管的栅漏隔开以利于在保证第一参 考管饱和导通的同时， 提高 A 点的电位。 0008 进一步地， 该第一参考管与该第二参考管为 PMOS 管， 该第一参考管漏极接该参考 存储单元， 该第二参考管漏极通过该传输电路、 该译码控制电路接存储单元， 同时该第二参 考管漏极还接至该输出电路。 0009 进一步地， 该电压隔离电路包括一 PMOS 管， 该 PMOS 管源极接第一参考管的漏极， 漏极接该第一参考管的栅极。 0010 进一步地， 该电压隔离电路还包括第二恒流源及第三恒流源， 该 PMOS 管源极接该 第二恒流源的。
12、输出， 漏极接该第三恒流源的输出端， 其中第二恒流源和第三恒流源的电流 相等。 0011 进一步地， 该第二恒流源与该第三恒流源取值为 2uA 10uA。 0012 与现有技术相比， 本发明一种读出电路通过在参考支路镜像恒流源的第一参考管 间接入电压隔离电路， 以将第一参考管的栅漏隔开以利于在保证第一参考管饱和导通的同 时， 提高 A 点的电位。即节点 A 的电压大于第一参考管的阈值电压， 且第一参考管处于饱和 导通， 从而使得本发明可适合于低电压如小于 1.2V 时工作， 扩展闪存的读出电压， 并能保 证读出电路在因各种因素引起的性能偏差下都能正常工作。 附图说明 0013 图 1 为现有技。
13、术中典型的读出电路的电路示意图 ； 0014 图 2 为本发明一种读出电路之较佳实施例的电路结构图。 具体实施方式 0015 以下通过特定的具体实例并结合附图说明本发明的实施方式， 本领域技术人员可 由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。 本发明亦可通过其它不同 的具体实例加以施行或应用， 本说明书中的各项细节亦可基于不同观点与应用， 在不背离 本发明的精神下进行各种修饰与变更。 0016 图 2 为本发明一种读出电路之较佳实施例的电路结构图。如图 2 所示， 本法明之 读出电路包括 ： 参考支路镜像恒流源 201、 参考存储单元 202、 译码控制电路 203、 传输电路 。
14、204 以及输出电路 205。其中参考存储单元 202、 译码控制电路 203 及传输电路 204 及输出 电路 205 与现有技术类似， 在此不予赘述。 0017 参考支录镜像恒流源 201， 包括第一参考管 P1、 第二参考管 P2 以及电压隔离电路 206， 第一参考管 P1 及第二参考管 P2 为 PMOS 管， 其源极均接于电源电压 Vdd， 栅极互连， 第 一参考管 P1 漏极接参考存储单元 202， 第二参考管 P2 漏极通过传输电路 204、 译码控制电 路 203 接存储单元 Cell， 同时 P2 漏极还接至输出电路 205， 电压隔离电路 206 接于第一参 考管 P1 。
15、的栅极与漏极之间， 用于将第一参考管 P1 的栅漏隔开以利于提高 P1 饱和导通以及 说 明 书 CN 103117080 A 4 3/3 页 5 P1 尺寸宽长比设计， 在本发明较佳实施例中， 电压隔离电路 206 包括一 PMOS 管 M1、 第二恒 流源 I2 及第三恒流源 I3， M1 源极接第一参考管 P1 的漏极和第二恒流源 I2 的输出， 其接点 为节点 A， M1 的漏极接第一参考管 P1 的栅极和第三恒流源 I3 的输出端， 其接点为节点 B。 0018 在本发明较佳实施例中， 地址译码输出YA、 YB、 YAD、 YBD和字线选择信号WL送至参 考存储单元和所选存储单元， 。
16、参考存储单元所在支路的控制管 NA、 NB 导通， 隔离 N 管 N1 源 极为较低电压， 该电压经反相器后为高， 促使隔离 N 管 N1 的栅极为高， 从而参考 N 管 N1 导 通， 参考支路镜像恒流源201参考第一参考管P1导通， 产生参考电流， 参考支路镜像恒流源 201输出N管Vgs和镜像恒流源参考P管P1相同， 从而能输出相同或成比例的电流， 而所选 存储单元会因存储内容而产生不同电流或者说对应不同阻抗， 在参考支路镜像恒流源 201 输出 P 管 (P2) 漏极形成不同电压， 该输出电压被送至读出放大器的比较器的同相输出端， 参考电路产生的参考电压送至比较器的反向输出端， 从而在。
17、比较器输出端产生和存储单元 存储内容 (0 和 1 对应不同的电子数量 ) 对应的电压， 经缓冲后输出得到存储单元存储的信 息 Sout。 0019 在本发明较佳实施例中， 对于 P1 ： 0020 栅源电压 |Vgs-Vt| |VB-Vdd-Vth0| Vdd-VB-|Vth0|， 0021 |Vds| Vdd-VA， Vth0 为 P1 的阈值电压。 0022 为保证 P1 处于饱和导通区间， 要求 ： 0023 |Vgs-Vt| |Vds| 0024 这等价于 ： 0025 Vdd-VB-|Vth0| Vds-VA， 即 0026 VA VB+|Vth0| 0027 在本发明较佳实施例中。
18、， 若 VA |Vth1|， 则 P 管 M1 不导通， 节点 B 电压 VB 趋近于 0， 参考支路镜像恒流源 201 不工作， 此时需要提高节点 A 电压 VA， 若 VA |Vth1|， 则 P 管 M1 导通， 节点 B 电压 VB 趋近于节点 A 电压 VA， 能轻易满足 VA VB+|Vth0| 条件， 从而参考 支路镜像恒流源201工作。 第二电恒流源和第三恒流源电流相等， 取值2uA10uA， 由于参 考单元的数目较多 (4 个或 8 个 )， 总电流比较大， 一般大于 150uA， 即使设计中存在第二恒 流源和第三恒流源的不匹配， 也不会造成较大的误差。 0028 可见， 本。
19、发明一种读出电路通过在参考支路镜像恒流源的第一参考管间接入电压 隔离电路， 以将第一参考管 P1 的栅漏隔开以利于在保证第一参考管饱和导通的同时， 提高 A点的电位。 即节点A的电压大于第一PMOS管的阈值电压， 且第一参考管P1处于饱和导通， 从而使得本发明可适合于低电压如小于 1.2V 时工作， 扩展闪存的读出电压， 并能保证读出 电路在因各种因素引起的性能偏差下都能正常工作。 0029 上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。任何本 领域技术人员均可在不违背本发明的精神及范畴下， 对上述实施例进行修饰与改变。 因此， 本发明的权利保护范围， 应如权利要求书所列。 说 明 书 CN 103117080 A 5 1/2 页 6 图 1 说 明 书 附 图 CN 103117080 A 6 2/2 页 7 图 2 说 明 书 附 图 CN 103117080 A 7 。