一种串行I/O接口快闪存储器.pdf

《一种串行I/O接口快闪存储器.pdf》由会员分享，可在线阅读，更多相关《一种串行I/O接口快闪存储器.pdf（10页完整版）》请在专利查询网上搜索。

1、(10)申请公布号 CN 103247325 A (43)申请公布日 2013.08.14 CN 103247325 A *CN103247325A* (21)申请号 201210026582.1 (22)申请日 2012.02.07 G11C 7/10(2006.01) (71)申请人 北京兆易创新科技股份有限公司 地址 100083 北京市海淀区学院路 30 号科 大天工大厦 A 座 12 层 (72)发明人 王林凯 胡洪 (74)专利代理机构 北京安信方达知识产权代理 有限公司 11262 代理人 栗若木 曲鹏 (54) 发明名称 一种串行 I/O 接口快闪存储器 (57) 摘要 本发明。

2、公开了一种串行 I/O 接口快闪存储 器， 包括 ： 双向 I/O 接口、 存储单元 ； 所述双向 I/ O 接口用于接收外部时钟信号和输入信号， 在外 部时钟信号的上升沿对所述输入信号采样， 得到 第一路据输入结果， 在所述外部时钟信号的下降 沿对所述输入信号采样， 得到第二路据输入结果 ； 将第一、 第二路数据输入结果保存进所述存储单 元中 ； 以及输出所述存储单元中的数据。本发明 能提高串行 I/O 接口快闪存储器的数据传输速 率。 (51)Int.Cl. 权利要求书 2 页 说明书 5 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书。

3、5页 附图2页 (10)申请公布号 CN 103247325 A CN 103247325 A *CN103247325A* 1/2 页 2 1. 一种串行 I/O 接口快闪存储器， 包括 ： 双向 I/O 接口、 存储单元 ； 其特征在于 ： 所述双向 I/O 接口用于接收外部时钟信号和输入信号， 在外部时钟信号的上升沿对所 述输入信号采样， 得到第一路据输入结果， 在所述外部时钟信号的下降沿对所述输入信号 采样， 得到第二路据输入结果 ； 将第一、 第二路数据输入结果保存进所述存储单元中 ； 以及 输出所述存储单元中的数据。 2.如权利要求1所述的串行I/O接口快闪存储器， 其特征在于， 。

4、所述双向I/O接口输出 所述存储单元中的数据是指 ： 所述双向 I/O 接口从所述存储单元接收第一路数据和第二路数据， 在所述外部时钟信 号的上升沿输出所述第一路数据， 在所述外部时钟信号的下降沿输出所述第二路数据。 3. 如权利要求 1 所述的串行 I/O 接口快闪存储器， 其特征在于 ： 所述双向 I/O 接口还用于对所述第一、 第二路数据输入结果进行同步。 4. 如权利要求 1 所述的串行 I/O 接口快闪存储器， 其特征在于 ： 所述双向 I/O 接口在所述外部时钟信号的上升沿将所述第一、 第二路数据输入结果保 存进所述存储单元中。 5.如权利要求1到4中任一项所述的串行I/O接口快闪。

5、存储器， 其特征在于， 所述双向 I/O 接口包括 ： 输入接口和输出接口 ； 所述输入接口包括 ： 第一输入模块， 接收所述外部时钟信号和输入信号， 用于在外部时钟信号的上升沿对 所述输入信号采样， 得到所述第一路数据输入结果 ； 第二输入模块， 接收所述外部时钟信号和输入信号， 用于在外部时钟信号的下降沿对 所述输入信号采样， 得到所述第二路数据输入结果 ； 输入同步模块， 接收所述外部时钟信号及第一、 第二路数据输入结果， 用于在外部时钟 信号的上升沿输出所述第一、 第二路数据输入结果到所述存储单元。 6. 如权利要求 5 所述的串行 I/O 接口快闪存储器， 其特征在于 ： 所述第一输。

6、入模块为第一 D 触发器， CLK 端直接连接所述外部时钟信号， D 端连接所述 输入信号 ； 所述第二输入模块包括第二 D 触发器及第一反相器 ； 所述第二 D 触发器的 CLK 端通过 所述第一反相器连接所述外部时钟信号， D 端连接所述输入信号 ； 所述输入同步模块包括第三 D 触发器及第四 D 触发器 ； 所述第三的 CLK 端直接连接所 述外部时钟信号， D端连接所述第一D触发器的Q端， Q端输出所述第一路数据输入结果 ； 所 述第四 D 触发器的 CLK 端直接连接所述外部时钟信号， D 端连接所述第二 D 触发器的 Q 端， Q 端输出所述第二路数据输入结果。 7. 如权利要求 。

7、5 所述的串行 I/O 接口快闪存储器， 其特征在于， 所述输出接口包括 ： 输出同步模块， 用于根据所述外部时钟信号对存储单元输出的两路交错的数据进行同 步 ； 选择模块， 用于根据所述外部时钟信号在同步后的两路数据中选择一路输出。 权 利 要 求 书 CN 103247325 A 2 2/2 页 3 8. 如权利要求 7 所述的串行 I/O 接口快闪存储器， 其特征在于 ： 所述输出同步模块包括第五 D 触发器、 第六 D 触发器 ； 所述第五 D 触发器的 CLK 端连接 所述外部时钟信号， D 端连接从所述存储单元输出的第一路数据 ； 所述第六 D 触发器的 CLK 端连接所述外部时钟。

8、信号， D 端连接从所述存储单元输出的第二路数据 ； 所述选择模块为多路选择器 ； 所述多路选择器的两个输入端分别连接所述第五、 第六 D 触发器的 Q 端， 选择端连接所述外部时钟信号， 当所述外部时钟信号为高电平时， 选择所 述第五 D 触发器 Q 端的数据输出， 当所述外部时钟信号为低电平时， 选择所述第六 D 触发器 Q 端的数据输出。 9. 如权利要求 5 所述的串行 I/O 接口快闪存储器， 其特征在于 ： 本实施例中， 所述双向 I/O 接口还可以包括一切换单元和一输入输出通道， 所述切换 单元用于将输入接口和输出接口中的一个切换为和所述输入输出通道相连。 10. 如权利要求 9。

9、 所述的串行 I/O 接口快闪存储器， 其特征在于， 所述切换单元包括 ： 第一、 第二三态门和第二反相器 ； 所述第一三态门的使能端接收I/O控制信号， 输入端连接所述I/O通道， 输出端连接所 述输入接口 ； 所述第二三态门的使能端通过所述第二反相器接收 I/O 控制信号， 输入端连接所述输 出接口 ； 当 I/O 控制信号为高电平时， 第一三态门为高阻态， 第二三态门接通， I/O 通道和输出 接口相连 ； 当 I/O 控制信号为低电平时， 第二三态门为高阻态， 第一三态门接通， I/O 通道和 输入接口相连。 权 利 要 求 书 CN 103247325 A 3 1/5 页 4 一种串。

10、行 I/O 接口快闪存储器 技术领域 0001 本发明涉及电路领域， 尤其涉及一种串行 I/O 接口快闪存储器。 背景技术 0002 串行接口快闪存储器是一种应用广泛的数据存储器件， 但是由于所有的读写等指 令、 地址和数据都是串行输入输出， 数据传输速率较慢成为串行接口快闪存储器的缺点。 0003 为了提高其传输速率， 现有的方案主要在提高时钟频率和管脚复用上进行改进。 现有的一种提高串行接口块闪存储器的数据传输速率的解决方案是 ： 采用时钟转换电路对 外部时钟的上升沿和下降沿进行采样， 并将采样结果作为内部时钟信号输出， 从而实现了 两倍于外部时钟频率的数据传输速率。 另外， 通过与端口复。

11、用等技术结合， 还可以进一步提 高串行接口快闪存储器的数据传输速率。 0004 上述方案的不足是内部时钟信号的生成对外部时钟的频率大小有限制。 当延时电 路的延时与时钟周期的一半相等时， 将不会产生内部时钟信号。 另外， 内部时钟信号的占空 比在不同外部时钟频率下也不相同， 某些情况下生成的内部时钟信号的占空比太小， 将会 影响数据的采样。 发明内容 0005 本发明要解决的技术问题是如何提高串行 I/O 接口快闪存储器的数据传输速率。 0006 为了解决上述问题， 本发明提供了一种串行 I/O 接口快闪存储器， 包括 ： 0007 双向 I/O 接口、 存储单元 ； 0008 所述双向 I/。

12、O 接口用于接收外部时钟信号和输入信号， 在外部时钟信号的上升沿 对所述输入信号采样， 得到第一路据输入结果， 在所述外部时钟信号的下降沿对所述输入 信号采样， 得到第二路据输入结果 ； 将第一、 第二路数据输入结果保存进所述存储单元中 ； 以及输出所述存储单元中的数据。 0009 进一步地， 所述双向 I/O 接口输出所述存储单元中的数据是指 ： 0010 所述双向 I/O 接口从所述存储单元接收第一路数据和第二路数据， 在所述外部时 钟信号的上升沿输出所述第一路数据， 在所述外部时钟信号的下降沿输出所述第二路数 据。 0011 进一步地， 所述双向 I/O 接口还用于对所述第一、 第二路数。

13、据输入结果进行同步。 0012 进一步地， 所述双向 I/O 接口在所述外部时钟信号的上升沿将所述第一、 第二路 数据输入结果保存进所述存储单元中。 0013 进一步地， 所述双向 I/O 接口包括 ： 0014 输入接口和输出接口 ； 0015 所述输入接口包括 ： 0016 第一输入模块， 接收所述外部时钟信号和输入信号， 用于在外部时钟信号的上升 沿对所述输入信号采样， 得到所述第一路数据输入结果 ； 说 明 书 CN 103247325 A 4 2/5 页 5 0017 第二输入模块， 接收所述外部时钟信号和输入信号， 用于在外部时钟信号的下降 沿对所述输入信号采样， 得到所述第二路数。

14、据输入结果 ； 0018 输入同步模块， 接收所述外部时钟信号及第一、 第二路数据输入结果， 用于在外部 时钟信号的上升沿输出所述第一、 第二路数据输入结果到所述存储单元。 0019 进一步地， 所述第一输入模块为第一 D 触发器， CLK 端直接连接所述外部时钟信 号， D 端连接所述输入信号 ； 0020 所述第二输入模块包括第二 D 触发器及第一反相器 ； 所述第二 D 触发器的 CLK 端 通过所述第一反相器连接所述外部时钟信号， D 端连接所述输入信号 ； 0021 所述输入同步模块包括第三 D 触发器及第四 D 触发器 ； 所述第三的 CLK 端直接连 接所述外部时钟信号， D 端。

15、连接所述第一 D 触发器的 Q 端， Q 端输出所述第一路数据输入结 果 ； 所述第四 D 触发器的 CLK 端直接连接所述外部时钟信号， D 端连接所述第二 D 触发器的 Q 端， Q 端输出所述第二路数据输入结果。 0022 进一步地， 所述输出接口包括 ： 0023 输出同步模块， 用于根据所述外部时钟信号对存储单元输出的两路交错的数据进 行同步 ； 0024 选择模块， 用于根据所述外部时钟信号在同步后的两路数据中选择一路输出。 0025 进一步地， 所述输出同步模块包括第五 D 触发器、 第六 D 触发器 ； 所述第五 D 触发 器的 CLK 端连接所述外部时钟信号， D 端连接从所。

16、述存储单元输出的第一路数据 ； 所述第六 D 触发器的 CLK 端连接所述外部时钟信号， D 端连接从所述存储单元输出的第二路数据 ； 0026 所述选择模块为多路选择器 ； 所述多路选择器的两个输入端分别连接所述第五、 第六 D 触发器的 Q 端， 选择端连接所述外部时钟信号， 当所述外部时钟信号为高电平时， 选 择所述第五 D 触发器 Q 端的数据输出， 当所述外部时钟信号为低电平时， 选择所述第六 D 触 发器 Q 端的数据输出。 0027 进一步地， 本实施例中， 所述双向 I/O 接口还可以包括一切换单元和一输入输出 通道， 所述切换单元用于将输入接口和输出接口中的一个切换为和所述输。

17、入输出通道相 连。 0028 进一步地， 所述切换单元包括 ： 0029 第一、 第二三态门和第二反相器 ； 0030 所述第一三态门的使能端接收I/O控制信号， 输入端连接所述I/O通道， 输出端连 接所述输入接口 ； 0031 所述第二三态门的使能端通过所述第二反相器接收 I/O 控制信号， 输入端连接所 述输出接口 ； 0032 当 I/O 控制信号为高电平时， 第一三态门为高阻态， 第二三态门接通， I/O 通道和 输出接口相连 ； 当 I/O 控制信号为低电平时， 第二三态门为高阻态， 第一三态门接通， I/O 通 道和输入接口相连。 0033 本发明的技术方案在不增加时钟信号频率的。

18、情况下， 通过在时钟的上升沿和下降 沿进行数据采样， 实现了两倍的数据传输速率。既可以提高串行接口快闪存储器的数据传 输速率， 又可以避免增加时钟信号的频率。 0034 另外， 通过使用三态门和输入输出控制信号， 可以很好的将输入模块和输出模块 说 明 书 CN 103247325 A 5 3/5 页 6 结合在一起， 从而使得双向传输接口也可以实现两倍的数据传输速率， 快闪存储器的端口 定义更加灵活。 附图说明 0035 图 1 是实施例一的串行 I/O 接口快闪存储器的示意框图 ； 0036 图 2 是实施例一的串行 I/O 接口快闪存储器的输入接口示意图 ； 0037 图 3 是实施例一。

19、的串行 I/O 接口快闪存储器的输出接口示意图 ； 0038 图 4 是实施例一的串行 I/O 接口快闪存储器的 I/O 接口示意图。 具体实施方式 0039 下面将结合附图及实施例对本发明的技术方案进行更详细的说明。 0040 需要说明的是， 如果不冲突， 本发明实施例以及实施例中的各个特征可以相互结 合， 均在本发明的保护范围之内。另外， 虽然在流程图中示出了逻辑顺序， 但是在某些情况 下， 可以以不同于此处的顺序执行所示出或描述的步骤。 0041 实施例一， 一种串行 I/O( 输入 / 输出 ) 接口快闪存储器， 如图 1 所示， 包括 ： 0042 双向 I/O 接口、 存储单元 ；。

20、 0043 所述双向 I/O 接口用于接收外部时钟信号 SCK 和输入信号， 在外部时钟信号 SCK 的上升沿对所述输入信号采样， 得到第一路据输入结果 SI_H， 在所述外部时钟信号的下降 沿对所述输入信号采样， 得到第二路据输入结果 SI_L ； 将第一、 第二路数据输入结果保存 进所述存储单元中 ； 以及输出所述存储单元中的数据。 0044 本实施例中， 通过所述双向 I/O 接口在时钟的上升沿和下降沿分别对输入信号采 样， 实现低频率时钟下两倍的数据输入速率。 0045 本实施例中， 所述双向 I/O 接口输出所述存储单元中的数据可以是指 ： 0046 所述双向I/O接口从所述存储单元。

21、接收第一路数据SO_H和第二路数据SO_L， 在所 述外部时钟信号 SCK 的上升沿输出所述第一路数据， 在所述外部时钟信号 SCK 的下降沿输 出所述第二路数据 ； 得到的输出数据为 SO。 0047 本实施例中， 通过所述双向接口在时钟的上升沿和下降沿分别输出两路数据， 实 现低频率时钟下两倍的数据输出速率。 0048 本实施例主要是对串行接口快闪存储器的 I/O 接口进行了改进， 从而可以采用双 倍的速率与外界交换输入输出信号 I/O ； 串行 I/O 接口快闪存储器的其它组成部分、 各部分 之间的传输、 控制实现方案、 及与外部的连接方案 ( 比如图 1 中还连接高电平 Vcc、 地 。

22、GND、 信号 CS#、 W# 及 HOLD#) 可同现有技术。 0049 本实施例中， 所述双向 I/O 接口还可以用于对所述第一、 第二路数据输入结果进 行同步。 0050 本实施例中， 所述双向 I/O 接口可以但不限于在所述外部时钟信号 SCK 的上升沿 将所述第一、 第二路数据输入结果保存进所述存储单元中。 0051 当然也可以在所述外部时钟信号 SCK 的下降沿将所述第一、 第二路数据输入结果 保存进所述存储单元中。 0052 本实施例中， 所述双向 I/O 接口具体可以包括输入接口和输出接口。 说 明 书 CN 103247325 A 6 4/5 页 7 0053 本实施例中， 。

23、所述输入接口具体可以包括 ： 0054 第一输入模块， 接收所述外部时钟信号和输入信号， 用于在外部时钟信号的上升 沿对所述输入信号采样， 得到所述第一路数据输入结果 ； 0055 第二输入模块， 接收所述外部时钟信号和输入信号， 用于在外部时钟信号的下降 沿对所述输入信号采样， 得到所述第二路数据输入结果 ； 0056 输入同步模块， 接收所述外部时钟信号及第一、 第二路数据输入结果， 用于在外部 时钟信号的上升沿输出所述第一、 第二路数据输入结果到所述存储单元。 0057 本实施例中， 所述输入接口的一种实施方式如图 2 所示， 所述第一输入模块为第 一 D 触发器 D1， CLK 端直接。

24、连接所述外部时钟信号 Clock， D 端连接所述输入信号 Data_in。 0058 所述第二输入模块包括第二 D 触发器 D2 及第一反相器 ； 所述第二 D 触发器的 CLK 端通过所述第一反相器连接所述外部时钟信号 Clock， D 端连接所述输入信号 Data_in。 0059 所述输入同步模块包括第三 D 触发器 D3 及第四 D 触发器 D4 ； 所述第三的 CLK 端 直接连接所述外部时钟信号 Clock， D 端连接所述第一 D 触发器的 Q 端， Q 端输出所述第一 路数据输入结果 SI_H ； 所述第四 D 触发器的 CLK 端直接连接所述外部时钟信号 Clock， D 。

25、端 连接所述第二 D 触发器的 Q 端， Q 端输出所述第二路数据输入结果 SI_L。 0060 其中， 所述输入信号 Data_in 的数据速率可达到所述外部时钟信号 Clock 速率的 两倍。可见， 第一 D 触发器 D1 在所述外部时钟信号 Clock 的上升沿采样数据， 第二 D 触发 器 D2 在所述外部时钟信号 Clock 的下降沿采样数据。第三 D 触发器 D3 和第四 D 触发器 D4 将第一、 第二 D 触发器 D1 和 D2 输出的数据同步， 使得两路输入数据均在 Clock 的上升沿同 步输出到存储单元 ； 因此， 可以在不改变所述外部时钟信号频率的情况下， 实现了输入数。

26、据 传输速率加倍。同时， 在芯片内部将数据速率降低， 便于后续处理。 0061 上面只是本实施例的输入接口的一种实现方案， 实际应用时也可以采用其它方案 来实现本实施例的输入接口， 只要保证在外部时钟信号的上升沿和下降沿均采样输入信 号、 并一起在所述外部时钟信号的上升沿 ( 或下降沿 ) 同步保存进所述存储单元。 0062 本实施例中， 所述输出接口具体可以包括 ： 0063 输出同步模块， 用于根据所述外部时钟信号对存储单元输出的两路交错的数据进 行同步 ； 0064 选择模块， 用于根据所述外部时钟信号在同步后的两路数据中选择一路输出。 0065 本实施例中， 所述输出接口的一种实施方式。

27、如图 3 所示， 所述存储单元会输出两 路交错的数据， SO_H 和 SO_L ； 所述输出同步模块包括第五 D 触发器 D5、 第六 D 触发器 D6 ； 所述第五 D 触发器的 CLK 端连接所述外部时钟信号 Clock， D 端连接从所述存储单元输出的 第一路数据 SO_H ； 所述第六 D 触发器的 CLK 端连接所述外部时钟信号 Clock， D 端连接从所 述存储单元输出的第二路数据 SO_L。 0066 所述选择模块为多路选择器 MUX ； 所述多路选择器 MUX 的两个输入端分别连接所 述第五、 第六D触发器的Q端， 选择端sel连接所述外部时钟信号Clock， 当所述外部时钟。

28、信 号 Clock 为高电平时， 选择所述第五 D 触发器 Q 端的数据输出， 当所述外部时钟信号 Clock 为低电平时， 选择所述第六 D 触发器 Q 端的数据输出， 得到所述输出数据 Data_out。 0067 可见， 触发器 D5 和 D6 将两路数据同步。多路选择器 MUX 在时钟为高电平时， 选择 D5的输出数据 ； 当时钟为低电平时， 选择D6的输出数据 ； 在不改变时钟频率的情况下， 实现 说 明 书 CN 103247325 A 7 5/5 页 8 了数据输出速率的加倍。 0068 上面只是本实施例的输出接口的一种实现方案， 实际应用时也可以采用其它方案 来实现本实施例的输。

29、出接口， 只要保证在外部时钟信号的上升沿和下降沿均输出数据。 0069 本实施例中， 所述双向 I/O 接口还可以包括一切换单元和一输入输出通道， 所述 切换单元用于将输入接口和输出接口中的一个切换为和所述输入输出通道相连。 0070 本实施例的一种具体实施方式如图 4 所示， 其中输入接口和输出接口分别如图 2、 3 所示 ； 所述切换单元可以但不限于包括第一、 第二三态门 ( 也可称为三态缓冲器 ) 和第 二反相器 ； 所述第一三态门的使能端 ENB 接收 I/O 控制信号 I/O_ctl， 输入端连接所述 I/ O 通道， 输出端连接所述输入接口， 具体来说， 是连接所述输入接口中的第一。

30、、 第二输入模块 ( 即图 4 中的第一、 第二 D 触发器 D1、 D2) ； 所述第二三态门的使能端 ENB 通过所述第二反相 器接收 I/O 控制信号 I/O_ctl， 输入端连接所述输出接口， 具体来说， 是连接所述输出接口 中的选择模块 ( 即图 4 中的多路选择器 MUX)， 输出端连接所述 I/O 通道。 0071 图 4 所示的例子中， 当 I/O 控制信号 I/O_ctl 为高电平时， 第一三态门为高阻态， 而第二三态门接通， 此时 I/O 通道和输出接口相连， 输出通道打开， 此时实现两倍的数据输 出速率 ； 当I/O控制信号I/O_ctl为低电平时， 第二三态门为高阻态， 而第一三态门接通， 此 时 I/O 通道和输入接口相连， 输入通道打开， 实现两倍的数据输入速率。 0072 当然， 本发明还可有其他多种实施例， 在不背离本发明精神及其实质的情况下， 熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形， 但这些相应的改变和变 形都应属于本发明的权利要求的保护范围。 说 明 书 CN 103247325 A 8 1/2 页 9 图 1 图 2 图 3 说 明 书 附 图 CN 103247325 A 9 2/2 页 10 图 4 说 明 书 附 图 CN 103247325 A 10 。