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1、10申请公布号CN104051264A43申请公布日20140917CN104051264A21申请号201310077005X22申请日20130311H01L21/336200601H01L21/26520060171申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号72发明人陈勇74专利代理机构上海光华专利事务所31219代理人李仪萍54发明名称降低栅区域的表层氧化对衬底消耗的方法57摘要本发明提供一种降低栅区域的表层氧化对衬底消耗的方法，至少包括以下步骤提供一半导体衬底，在所述半导体衬底上形成栅区域；进行氮离子注入，在栅区域两侧的半导体衬底上部形成注氮。
2、层；采用氧化工艺，在栅区域及其两侧的衬底上形成氧化层。本发明通过在氧化工艺之前，在栅区域两侧的半导体衬底上注氮以形成注氮层，使栅极区域两侧的半导体衬底表面形成的氧化层厚度大大变薄，从而降低了衬底的消耗量，使得在去除氧化层后，衬底下凹程度大大降低，提高了器件性能。51INTCL权利要求书1页说明书4页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图3页10申请公布号CN104051264ACN104051264A1/1页21一种降低栅区域的表层氧化对衬底消耗的方法，其特征在于，该方法至少包括以下步骤1）提供一半导体衬底，在所述半导体衬底上形成栅区域；2）进行氮。
3、离子注入，在栅区域两侧的半导体衬底上部形成注氮层；3）采用氧化工艺，在步骤2）获得的结构上形成氧化层。2根据权利要求1所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于于所述步骤2）之前还包括在所述栅区域上表面形成硬掩膜的步骤。3根据权利要求1所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于于所述步骤3）之前还包括一热处理的步骤。4根据权利要求3所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于所述热处理的温度范围是5001000，热处理时间为130S,热处理气氛为惰性气体。5根据权利要求1所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于所述半导体衬底的材料为SI；所述栅区。
4、域的材料包括多晶硅。6根据权利要求1所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于于所述步骤3）中，在栅区域两侧的半导体衬底表面形成的氧化层厚度范围是10100埃。7根据权利要求1所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于所述注氮层的厚度范围是100500埃。8根据权利要求1所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于所述氮离子注入的剂量范围是1E131E15ATOM/CM2，能量范围是0510KEV。9根据权利要求1所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于于所述步骤3）中，所述氧化工艺的温度范围是5001000，氧化时间为130S。10根据权利要求。
5、9所述的降低栅区域的表层氧化对衬底消耗的方法，其特征在于在氧化过程中通入氧气，氧气的流量范围是1SCCM10SLM。权利要求书CN104051264A1/4页3降低栅区域的表层氧化对衬底消耗的方法技术领域0001本发明属于半导体制造领域，涉及一种衬底的处理方法，特别是涉及一种降低栅区域的表层氧化对衬底消耗的方法。背景技术0002金属氧化物器件（MOS）器件结构包括有源区、源极、漏极和栅极，其中，有源区位于半导体衬底中，栅极位于有源区上方，栅极两侧的有源区分别进行离子注入后形成源极和漏极，栅极下方具有导电沟道，栅极和导电沟道之间有栅氧化层。根据离子注入的不同类型，MOS器件又分为PMOS器件和N。
6、MOS器件。在MOS器件的制造过程中，最先在半导体衬底上生长栅氧化层和栅极，再生长MOS器件的其它结构。0003在互补金属氧化物器件（CMOS）的制造工艺中，栅极的制造工艺举足轻重，其代表整个半导体制造工艺的工艺水准，这是由于栅极的线宽、电阻率等参数直接影响形成的互补金属氧化物器件的响应速率、功耗等参数，因此必须严格控制栅极的轮廓和尺寸。0004目前，互补金属氧化物器件的栅极通常由多晶硅制成，一般采用干法刻蚀工艺来刻蚀所述多晶硅。通常包括如下步骤在半导体衬底上形成栅氧化层，然后在栅氧化层上沉积多晶硅层，再刻蚀多晶硅层和栅氧化层，形成栅区域。但是在多晶硅刻蚀后，会在多晶硅表面形成损伤。为了修复干。
7、法刻蚀形成的损伤，通常还需要将多晶硅表面及其两边的衬底表面进行氧化，形成氧化层，所述氧化层还可充当后续隔离层的缓冲层。所述氧化层在后续一系列工序后将被去除。0005在上述形成氧化层的过程中，会消耗一部分衬底。以硅衬底为例，硅的消耗量与形成的二氧化硅氧化层的厚度比为0441，即形成1个厚度的氧化层会消耗掉044个厚度的衬底，这将会导致在后续去掉氧化层之后，栅极两侧的衬底下凹，影响半导体器件的性能。发明内容0006鉴于以上所述现有技术的缺点，本发明的目的在于提供一种降低栅区域的表层氧化对衬底消耗的方法，用于解决现有技术中去掉栅区域及其两侧的衬底上的氧化层之后，栅极两侧的衬底下凹，影响半导体器件的性。
8、能的问题。0007为实现上述目的及其他相关目的，本发明提供一种降低栅区域的表层氧化对衬底消耗的方法，该方法至少包括以下步骤00081）提供一半导体衬底，在所述半导体衬底上形成栅区域；00092）进行氮离子注入，在栅区域两侧的半导体衬底上部形成注氮层；00103）采用氧化工艺，在步骤2）获得的结构上形成氧化层。0011可选地，于所述步骤2）之前还包括在所述栅区域上表面形成硬掩膜的步骤。0012可选地，于所述步骤3）之前还包括一热处理的步骤。0013可选地，所述热处理的温度范围是5001000，热处理时间为130S,热处理气氛为惰性气体。说明书CN104051264A2/4页40014可选地，所述。
9、半导体衬底的材料为SI；所述栅区域的材料包括多晶硅。0015可选地，于所述步骤3）中，在栅区域两侧的半导体衬底表面形成的氧化层厚度范围是10100埃。0016可选地，所述注氮层的厚度范围是100500埃。0017可选地，所述氮离子注入的剂量范围是1E131E15ATOM/CM2，能量范围是0510KEV。0018可选地，于所述步骤3）中，所述氧化工艺的温度范围是5001000，氧化时间为130S。0019可选地，在氧化过程中通入氧气，氧气的流量范围是1SCCM10SLM。0020如上所述，本发明的降低栅区域的表层氧化对衬底消耗的方法，具有以下有益效果通过在氧化工艺之前，在栅区域两侧的半导体衬底。
10、上注氮以形成注氮层，使栅极区域两侧的半导体衬底表面形成的氧化层厚度大大变薄，从而降低了衬底的消耗量，在去除氧化层后衬底下凹程度大大降低，提高了器件性能。附图说明0021图1显示为本发明的降低栅区域的表层氧化对衬底消耗的方法中在半导体衬底上形成栅氧化层和多晶硅层的示意图。0022图2显示为本发明的降低栅区域的表层氧化对衬底消耗的方法中进行刻蚀形成栅区域的示意图。0023图3显示为本发明的降低栅区域的表层氧化对衬底消耗的方法中进行注氮以在栅区域两侧的半导体衬底上部形成注氮层的示意图。0024图4显示为本发明的降低栅区域的表层氧化对衬底消耗的方法中采用氧化工艺在栅区域及其两侧的半导体衬底表面形成氧化。
11、层的示意图。0025图5显示为在图2所示结构的栅区域及其两侧的半导体衬底表面形成氧化层的示意图。0026图6显示为图4中虚线方框所示区域的放大图。0027图7显示为图5中虚线方框所示区域的放大图。0028元件标号说明00291半导体衬底00302栅氧化层00313栅极材料层00324栅区域00335注氮层00346氧化层0035D1注氮后衬底消耗厚度0036D2未注氮时衬底消耗厚度具体实施方式0037以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书说明书CN104051264A3/4页5所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加。
12、以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。0038请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。0039本发明提供一种降低栅区域的表层氧化对衬底消耗的方法，包括以下步骤0040步骤1），请参阅图1及图2，首先请参阅图1，如图所示，首先提供一半导体衬底1，本实施例中，所述半导体衬底1的材料为SI，然后在所述半导体衬底1上依次形成。
13、栅氧化层2和栅极材料层3。0041具体的，可采用热氧化工艺将所述半导体衬底1表面氧化，形成所述栅氧化层2。所述栅极材料层3的材料可包括多晶硅。再请参阅图2，如图所示，进行刻蚀，在所述半导体衬底1上形成栅区域4。0042具体的，可采用干法刻蚀形成所述栅区域4，所述栅区域4为岛状，包括下部的栅氧化层和上部的栅极。根据器件的类型，栅极可采用P型或N型掺杂。0043步骤2），请参阅图3，如图所示，进行氮离子注入，在所述栅区域4两侧的半导体衬底上部形成注氮层5。0044具体的，所述氮离子注入的剂量范围是1E131E15ATOM/CM2，能量范围是0510KEV。可采取不同的角度注入氮离子，本实施例中，氮。
14、离子注入角度范围优选为010度（相对于垂直衬底方向）。根据不同的注入角度，所述栅区域的顶部和侧面也会有氮离子注入。0045具体的，所述栅区域两侧的半导体衬底上部的注氮层5的厚度范围是100500埃，若所述半导体衬底的材料为SI，则注氮层5的材料可以是氮化硅。所述注氮层5在氧气气氛下的氧化速率远低于硅或者多晶硅的氧化速率。本实施例中，栅极表面也有氮离子注入，其氧化速率同样会大幅降低。若氮离子注入方向与栅区域上表面垂直，则栅区域只有上表面有氮离子注入而侧面没有氮离子注入，在后续的氧化过程中，侧面的氧化程度会大于上表面的氧化程度。0046在另一实施例中，在氮离子注入前可在栅区域4上表面形成硬掩膜，所。
15、述硬掩膜的材料可以是氮化硅，也可以为其它材料，其作用在于阻挡氮离子注入栅极。0047步骤3），请参阅图4，如图所示，采用氧化工艺，在所述栅区域4及其两侧的半导体衬底1的表面形成氧化层6。形成氧化层的目的一方面是为了修复刻蚀对栅区域表面形成的损伤，另一方面是作为后续隔离层的缓冲层。但在氧化栅区域表面时不可避免会将其两侧的半导体衬底也部分氧化，而对于栅区域两侧的半导体衬底上的氧化层，其厚度越薄越好，这样对器件的影响也就越小。0048具体的，可采用快速热处理工艺（RTP）或在加热容器中形成所述氧化层。氧化温度范围是5001000，氧化时间为130S。在氧化过程中通入氧气，氧气的流量范围是1SCCM1。
16、0SLM。0049由于所述注氮层5在氧气气氛下的氧化速率远低于硅或者多晶硅的氧化速率，其表面形成的氧化层厚度很薄，为10100埃，即在栅区域两侧的半导体衬底表面形成的氧化说明书CN104051264A4/4页6层厚度范围是10100埃。0050此处需要指出的是，栅区域4表面的氧化层厚度范围亦可为10100埃，栅区域表面氧化层的主要作用是为了修复刻蚀对栅区域表面造成的损伤，但所述栅区域4表面的氧化层厚度对器件的影响不如其两侧的衬底上的氧化层厚度对器件的影响大，两侧的衬底上氧化层厚度越大，消耗的衬底就越多，去除氧化层后衬底下凹的程度就越厉害，因此本发明中，对栅区域两侧的衬底上的氧化层厚度的控制才最。
17、关键，越薄越好。0051请参阅图5，如图所示，显示为在图2所示结构（即没有经过注氮步骤）的栅区域及其两侧的半导体衬底表面形成氧化层的示意图，可见，其栅区域两侧的半导体衬底表面的氧化层厚度要比所述注氮层5上部的氧化层厚度厚得多。而氧化层的厚度与消耗的衬底厚度的比例一定，即氧化层越薄，消耗的衬底越少。以SI衬底为例，硅的消耗量与形成的二氧化硅氧化层的厚度比为0441，若形成的氧化层厚度为10100埃，则消耗的衬底厚度为4444埃，在后续工艺中去掉氧化层后，衬底下凹的程度非常小。0052请参阅图6和图7，其中，图6显示为图4中虚线方框所示区域的放大图，图7显示为图5中虚线方框所示区域的放大图。图6中。
18、，D1为注氮后衬底消耗厚度，图7中，D2为未注氮时衬底消耗厚度，可见注氮后衬底消耗厚度远小于未注氮时衬底消耗厚度，在后续工艺中去除氧化层后，衬底的下凹程度也会大大降低。0053在另一实施例中，在注氮之后、形成氧化层之前还包括一热处理的步骤，其作用是修复由于离子注入对硅衬底造成的损伤，所述热处理的温度范围是5001000，热处理时间为130S,热处理气氛为惰性气体，如氮气或氩气。0054综上所述，本发明的降低栅区域的表层氧化对衬底消耗的方法通过在氧化工艺之前，在栅区域两侧的半导体衬底上注氮以形成注氮层，使栅极区域两侧的半导体衬底表面形成的氧化层厚度大大变薄，从而降低了衬底的消耗量，在后续工艺中去除氧化层后，衬底下凹程度大大降低，提高了器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。0055上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。说明书CN104051264A1/3页7图1图2图3说明书附图CN104051264A2/3页8图4图5图6说明书附图CN104051264A3/3页9图7说明书附图CN104051264A。