隔离腔体及其制造方法.pdf

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1、(10)申请公布号 CN 102259829 A (43)申请公布日 2011.11.30 CN 102259829 A *CN102259829A* (21)申请号 201110186032.1 (22)申请日 2011.07.04 B81C 1/00(2006.01) B81C 3/00(2006.01) B81B 7/00(2006.01) (71)申请人 上海先进半导体制造股份有限公司 地址 200233 上海市徐汇区虹漕路 385 号 (72)发明人 张挺 谢志峰 邵凯 (74)专利代理机构 上海专利商标事务所有限公 司 31100 代理人 陈亮 (54) 发明名称 隔离腔体及其制造。

2、方法 (57) 摘要 本发明提供一种隔离腔体的制造方法， 包括 步骤 ： 提供第一基底， 在第一基底上刻蚀形成腔 体槽 ； 提供第二基底， 通过离子注入法在第二基 底中形成掺杂层， 第二基底被掺杂层从中划分出 一表层基底 ； 将第一基底和第二基底面对面进行 键合， 在第一基底和第二基底之间封闭有腔体 ； 以掺杂层为界， 将表层基底与第二基底分割开， 表 层基底仍保留于第一基底的表面， 继续与第一基 底之间构成腔体。 相应地， 本发明还提供一种隔离 腔体。本发明采用正面键合工艺， 与传统的 CMOS 制造工艺兼容。本发明将表层基底之外的其余基 底的剥离， 在腔体的顶部可以仅保留五微米以下 的材料。

3、， 实现了基底厚度的减薄， 剩下的基底材料 还可以回收利用， 降低了生产成本。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 5 页 附图 5 页 CN 102259832 A1/2 页 2 1. 一种隔离腔体的制造方法， 包括步骤 ： 提供第一基底， 在所述第一基底上刻蚀形成腔体槽 ； 提供第二基底， 通过离子注入法在所述第二基底中形成掺杂层， 所述第二基底被所述 掺杂层从中划分出一表层基底 ； 将所述第一基底和所述第二基底面对面进行键合， 在所述第一基底和所述第二基底之 间封闭有腔体 ； 以及 以所述掺杂层为界， 将所述表层。

4、基底与所述第二基底分割开， 所述表层基底仍保留于 所述第一基底的表面， 继续与所述第一基底之间构成所述腔体。 2. 根据权利要求 1 所述的隔离腔体的制造方法， 其特征在于， 所述方法通过注入 H 原 子、 B 原子、 O 原子、 C 原子、 N 原子、 Ar 原子、 P 原子、 Al 原子、 Si 原子、 F 原子和 As 原子中 的一种或者多种， 在所述第二基底中形成掺杂层。 3. 根据权利要求 2 所述的隔离腔体的制造方法， 其特征在于， 位于所述第二基底表层 的所述表层基底的厚度为 0.05-5m。 4. 根据权利要求 3 所述的隔离腔体的制造方法， 其特征在于， 通过退火工艺将所述表。

5、 层基底与所述第二基底分割开。 5. 根据权利要求 4 所述的隔离腔体的制造方法， 其特征在于， 所述退火工艺的温度为 150 -1050。 6. 根据权利要求 5 所述的隔离腔体的制造方法， 其特征在于， 所述退火工艺的温度为 200 -600。 7. 根据权利要求 2 所述的隔离腔体的制造方法， 其特征在于， 所述第二基底为半导体 基底。 8.根据权利要求1或7所述的隔离腔体的制造方法， 其特征在于， 所述方法在将所述表 层基底与所述第二基底分割开之后， 还包括在所述表层基底上方制造其他半导体器件。 9. 根据权利要求 8 所述的隔离腔体的制造方法， 所述其他半导体器件包括压阻器件、 温阻。

6、器件和晶体管。 10. 根据权利要求 9 所述的隔离腔体的制造方法， 其特征在于， 在所述表层基底上方制 造所述压阻器件包括步骤 ： 通过光刻和离子注入工艺， 在所述表层基底中掺杂， 形成压阻条或者温阻条 ； 以及 通过金属的淀积和光刻工艺， 在所述表层基底上方形成所述压阻器件的引线和电极。 11. 根据权利要求 10 所述的隔离腔体的制造方法， 其特征在于， 所述压阻条或者温阻 条的形状、 大小或者位置， 以及所述引线和 / 或所述电极的形状、 大小或者位置根据实际需 求均是可调节的。 12. 根据权利要求 1 所述的隔离腔体的制造方法， 其特征在于， 在所述第一基底上形成 的所述腔体槽的形。

7、状和 / 或深度根据实际需求是可调节的。 13. 根据权利要求 1 所述的隔离腔体的制造方法， 其特征在于， 所述腔体的真空度由所 述键合的工艺决定， 包括真空或者常压。 14. 根据权利要求 1 所述的隔离腔体的制造方法， 其特征在于， 所述第一基底和所述第 二基底为相同或者不同的材料。 15. 根据权利要求 14 所述的隔离腔体的制造方法， 其特征在于， 所述第一基底由多层 权 利 要 求 书 CN 102259829 A CN 102259832 A2/2 页 3 彼此不同的材料组成。 16. 根据权利要求 7、 14 或 15 所述的隔离腔体的制造方法， 其特征在于， 所述第二基底 为。

8、硅材料基底。 17. 一种采用上述权利要求 1 至 16 中任一项所述的方法制造的隔离腔体。 权 利 要 求 书 CN 102259829 A CN 102259832 A1/5 页 4 隔离腔体及其制造方法 技术领域 0001 本发明涉及微机电系统制造技术领域， 具体来说， 本发明涉及一种隔离腔体及其 制造方法。 背景技术 0002 在MEMS(微机电系统)压力传感器、 微流器件和其他应用中， 微小的隔离的腔体是 重要的部件， 这些腔体有些是真空的， 有些是充有气体或者是液体的。在不同的应用中， 这 些隔离腔体具有不同的作用， 例如在压力传感器中， 隔离腔体就作为实现压力比较的背景 压力。 。

9、0003 为了实现上述不同应用中的腔体的制造， 研究人员提出了各种不同的方法， 例如 在 MEMS 领域中普遍存在的一种做法是 ： 通过背面工艺在硅晶圆的一面形成凹槽， 随后在背 面作阳极键合实现硅晶圆与玻璃基底之间的键合。 键合过程中， 在高温下， 通过高压的施加 实现硅晶圆与玻璃基底离子的迁移， 实现两块基片的阳极键合， 键合温度普遍超过 400 度。 0004 一般地， 上述背面工艺中玻璃基底中存在的钠离子和钾离子会对 CMOS 工艺产生 污染， 故其与众多传统的 CMOS 制造工艺不兼容。另外， 通过这种方法实现的腔体所在的基 底整个厚度很厚 ( 是硅晶圆和玻璃的总厚度 )， 大约有数。

10、百微米， 并且很难减薄， 不适合半 导体器件的小型化趋势。 0005 中国发明专利 ( 申请号 ： 200610054435.X， 申请日 ： 2006.7.13， 发明名称 ： 压力传 感器硅谐振膜的制造方法)公开了一种压力传感器硅谐振膜的制造方法， 具体采用SOI(绝 缘体上硅 ) 与有图形的硅基底进行键合， 随后通过减薄、 湿法腐蚀形成硅谐振膜。利用此方 法需要采用价格昂贵的绝缘体上硅片， 并且在键合完毕后， 破坏性地去除绝缘体上硅片上 的多余部分。因此， 此方法的制造成本很高。 发明内容 0006 本发明所要解决的技术问题是提供一种隔离腔体及其制造方法， 能够减薄隔离腔 体上覆盖层的厚。

11、度， 并且降低制造成本。 0007 为解决上述技术问题， 本发明提供一种隔离腔体的制造方法， 包括步骤 ： 0008 提供第一基底， 在所述第一基底上刻蚀形成腔体槽 ； 0009 提供第二基底， 通过离子注入法在所述第二基底中形成掺杂层， 所述第二基底被 所述掺杂层从中划分出一表层基底 ； 0010 将所述第一基底和所述第二基底面对面进行键合， 在所述第一基底和所述第二基 底之间封闭有腔体 ； 以及 0011 以所述掺杂层为界， 将所述表层基底与所述第二基底分割开， 所述表层基底仍保 留于所述第一基底的表面， 继续与所述第一基底之间构成所述腔体。 0012 可选地， 所述方法通过注入 H 原子。

12、、 B 原子、 O 原子、 C 原子、 N 原子、 Ar 原子、 P 原 子、 Al 原子、 Si 原子、 F 原子和 As 原子中的一种或者多种， 在所述第二基底中形成掺杂层。 说 明 书 CN 102259829 A CN 102259832 A2/5 页 5 0013 可选地， 位于所述第二基底表层的所述表层基底的厚度为 0.05-5m。 0014 可选地， 通过退火工艺将所述表层基底与所述第二基底分割开。 0015 可选地， 所述退火工艺的温度为 150 -1050。 0016 可选地， 所述退火工艺的温度为 200 -600。 0017 可选地， 所述第二基底为半导体基底。 0018。

13、 可选地， 所述方法在将所述表层基底与所述第二基底分割开之后， 还包括在所述 表层基底上方制造其他半导体器件。 0019 可选地， 所述其他半导体器件包括压阻器件、 温阻器件和晶体管。 0020 可选地， 在所述表层基底上方制造所述压阻器件包括步骤 ： 0021 通过光刻和离子注入工艺， 在所述表层基底中掺杂， 形成压阻条或者温阻条 ； 以及 0022 通过金属的淀积和光刻工艺， 在所述表层基底上方形成所述压阻或者温阻器件的 引线和电极。 0023 可选地， 所述压阻条或者温阻条的形状、 大小或者位置， 以及所述引线和 / 或所述 电极的形状、 大小或者位置根据实际需求均是可调节的。 0024。

14、 可选地， 在所述第一基底上形成的所述腔体槽的形状和 / 或深度根据实际需求是 可调节的。 0025 可选地， 所述腔体的真空度由所述键合的工艺决定， 包括真空或者常压。 0026 可选地， 所述第一基底和所述第二基底为相同或者不同的材料。 0027 可选地， 所述第一基底由多层彼此不同的材料组成。 0028 可选地， 所述第二基底为硅材料基底。 0029 相应地， 本发明还提供一种采用上述任一项所述的方法制造的隔离腔体。 0030 与现有技术相比， 本发明具有以下优点 ： 0031 本发明的制造方法采用正面键合工艺， 不采用与传统 CMOS 工艺不兼容并且价格 昂贵的背面工艺， 其与传统的 。

15、CMOS 制造工艺完全兼容。 0032 本发明在基底键合后通过在封盖腔体的基底中形成的缺陷层造成的剥离效应， 通 过退火实现表层基底之外的其余基底的剥离， 在腔体的顶部可以仅保留五微米以下的材 料， 实现了基底的减薄。 0033 另外， 剩下的基底材料通过平坦化工艺之后还可以回收利用， 达到重复利用键合 基底材料以降低成本的效果， 降低了制造费用， 具有较好的成本优势。 附图说明 0034 本发明的上述的以及其他的特征、 性质和优势将通过下面结合附图和实施例的描 述而变得更加明显， 其中 ： 0035 图 1 为本发明一个实施例的隔离腔体的制造方法流程示意图 ； 0036 图 2 至图 7 为。

16、本发明一个实施例的隔离腔体的制造过程的剖面结构示意图 ； 0037 图 8 至图 10 为本发明一个实施例的在表层基底上方制造压阻器件的过程的剖面 结构示意图 ； 0038 图11至图12为本发明一个实施例的第一基底由多层彼此不同的材料组成的情形 下制造隔离腔体的过程的剖面结构示意图。 说 明 书 CN 102259829 A CN 102259832 A3/5 页 6 具体实施方式 0039 下面结合具体实施例和附图对本发明作进一步说明， 在以下的描述中阐述了更多 的细节以便于充分理解本发明， 但是本发明显然能够以多种不同于此描述地其它方式来实 施， 本领域技术人员可以在不违背本发明内涵的情。

17、况下根据实际应用情况作类似推广、 演 绎， 因此不应以此具体实施例的内容限制本发明的保护范围。 0040 图 1 为本发明一个实施例的隔离腔体的制造方法流程示意图。如图所示， 该方法 流程可以包括 ： 0041 执行步骤 S101， 提供第一基底， 在第一基底上刻蚀形成腔体槽 ； 0042 执行步骤 S102， 提供第二基底， 通过离子注入法在第二基底中形成掺杂层， 第二基 底被掺杂层从中划分出一表层基底 ； 0043 执行步骤 S103， 将第一基底和第二基底面对面进行键合， 在第一基底和第二基底 之间封闭有腔体 ； 以及 0044 执行步骤 S104， 以掺杂层为界， 将表层基底与第二基底。

18、分割开， 表层基底仍保留于 第一基底的表面， 继续与第一基底之间构成腔体。 0045 图 2 至图 7 为本发明一个实施例的隔离腔体的制造过程的剖面结构示意图。下面 结合各附图来对该隔离腔体的制造过程作详细描述。需要注意的是， 这些以及后续其他的 附图均仅作为示例， 其并非是按照等比例的条件绘制的， 并且不应该以此作为对本发明实 际要求的保护范围构成限制。 0046 如图 2 所示， 提供第一基底 101， 在第一基底 101 上通过刻蚀工艺形成腔体槽。在 图 2 所示的结构中， 沿 A-A 方向的投影如图 3 所示。而图 3 中沿 B-B 方向的投影如图 2 所 示。 0047 其中， 在第。

19、一基底 101 上形成的腔体槽的形状和 / 或深度都可以根据实际需求进 行调节， 而不限于本实施例所显示的形状和深度。 0048 如图 4 所示， 提供第二基底 201， 该第二基底 201 可以为半导体基底。通过离子注 入法在第二基底 201 中注入例如 H 原子、 B 原子、 O 原子、 C 原子、 N 原子、 Ar 原子、 P 原子、 Al 原子、 Si 原子、 F 原子和 As 原子中的一种或者多种， 用于造成缺陷， 在第二基底 201 中 形成掺杂层 202。该第二基底 201 被掺杂层 202 从中划分出一表层基底 203。该表层基底 203的位置处于第二基底201的表层附近， 其。

20、厚度可以为0.05-5m， 典型的如50nm、 100nm、 200nm、 500nm、 800nm、 1m、 2m 或者 5m 等。 0049 如图 5 所示， 将第一基底 101 和第二基底 201 面对面进行键合。如图 6 所示， 经过 键合后， 在第一基底 101 和第二基底 201 之间就封闭有腔体 204。该腔体 204 的真空度可以 由键合的工艺决定， 其内可以是真空的， 也可以是常压的， 根据本领域技术人员在面对实际 的需要时进行相应的调整。 0050 如图 7 所示， 以掺杂层 202 为界， 通过退火工艺将较薄的表层基底 203 与较厚的第 二基底 201 分割开， 其中退。

21、火工艺的温度可以为 150 -1050， 优选为 200 -600， 具体 例如200、 250、 300、 350、 400、 450、 500、 550和600等。 因为表层基底203 与第二基底 201 之间有造成晶格缺陷的掺杂层 202 的存在， 所以使用退火可以使表层基底 203 和第二基底 201 在掺杂层 202 的界面上自动地剥离开来。 说 明 书 CN 102259829 A CN 102259832 A4/5 页 7 0051 由于仅有厚度较薄的表层基底 203 仍保留在第一基底 101 的表面， 继续封盖住第 一基底101， 与第一基底101之间构成腔体204。 而剥离下。

22、来的第二基底201的厚度会很厚， 通过平坦化工艺之后完全可以重复性地使用， 因此， 此举降低了基底的使用成本， 同时达到 节能减排的目的。另外， 表层基底 203 的厚度可以通过掺杂的深度和种类来调整， 一般情况 下其厚度可以为 0.6-1.8m。 0052 在本实施例中， 如果第二基底201采用半导体基底， 那么在将表层基底203与第二 基底 201 分割开之后， 在表层基底 203 的上方还可以制造一些其他需要的半导体器件， 例 如， 压阻器件、 温阻器件和晶体管等。 0053 下面以制造压阻器件为例， 并结合图8至图10， 对在表层基底203的上方制造其他 半导体器件的过程进行示例性的说。

23、明。 0054 如图 8 所示， 其为图 7 所示的隔离腔体结构的俯视图。在图 8 中， 两个虚线方框是 表层基底 203 下方的腔体 204 的位置， 可以看到， 腔体 204 完全被密封起来。 0055 如图 9 所示， 通过光刻和离子注入等工艺， 在表层基底 203 中进行掺杂， 形成压阻 条 205( 如果是温阻器件的话， 也可以是温阻条， 下面不再赘述 )。该压阻条 205 的形状、 大 小或者位置根据实际需求均是可调节的。本领域技术人员应该理解到， 在本实施例中所示 出的形状、 大小或者位置不应构成对本发明保护范围的限制。 0056 继续参见图 9 并结合图 10 所示， 之后通过。

24、金属的淀积和光刻等工艺， 在表层基底 203 上方形成压阻器件的引线 206( 标示于图 9 中 ) 和电极 207( 标示于图 10 中 )， 最后形 成如图 10 所示的压阻器件的引线结构图。 0057 类似地， 本领域技术人员也应该理解到， 在本实施例中， 引线 206 和 / 或电极 207 的形状、 大小或者位置也是可以根据实际需求调节的， 在此所示出的具体的形状、 大小或者 位置不应构成对本发明保护范围的限制。 0058 在本发明中， 第一基底 101 和第二基底 201 可以为相同或者不同的材料。事实上， 第一基底也可以由多层彼此不同的材料组成。如图 11 所示， 在本实施例中，。

25、 采用的第一基 底可以是如图中所示的双层结构， 即在下层第一基底 210 的上方可以有材料不同于该下层 第一基底 210 的上层第一基底 211。第一基底 210 和 211 的上述结构不影响本发明的实施， 其同样可以在第一基底210和211上通过本领域技术人员公知的工艺形成例如圆柱形或者 长方体形的腔体槽 212。 0059 然后， 在与第一基底 210 和 211 不同的也可以相同的第二基底 301 上通过离子注 入等方法， 在第二基底 301 上同样形成掺杂层 302， 并且在原第二基底 301 表层保留出表层 基底 303。例如当第二基底 301 采用硅材料基底时， 可以采用向第二基底。

26、 301 同时注入 H 原 子和 B 原子， 在硅材料基底 301 里面造成晶格缺陷， 形成掺杂层 302， 在此注入的 H 原子和 B 原子， 也可以是上述的其他任何类型的一种或者多种粒子的注入。从而在硅材料基底 301 的表面保留出约 1-2m 厚的硅材料的表层基底 303。 0060 接下来的步骤与本发明之前的实施例类似， 在此仅作简略描述 ： 0061 通过键合工艺， 将第一基底和第二基底粘在一起。 因为缺陷层的存在， 所以通过退 火工艺能够在较低的温度下实现第二基底 301 的剥离， 仅使表面的表层基底 303 材料覆盖 在腔体 212 的上方， 如图 12 所示。腔体 212 的真。

27、空度可以根据实际的需要决定是否采用有 真空的键合设备和过程。另外如果上述在硅材料第二基底 301 上采用 H 原子和 B 原子形成 说 明 书 CN 102259829 A CN 102259832 A5/5 页 8 缺陷层302， 那么可以在275度左右的退火温度下实现硅材料的剥离， 仅保留厚度为1-2m 厚度的表层基底 303 作为密封作用。同时， 因为表层基底 303 为硅材料， 那么还可以在其上 方制造一些半导体器件， 例如传感器和晶体管， 在此不再赘述。 0062 本发明的制造方法采用正面键合工艺， 不采用与传统 CMOS 工艺不兼容并且价格 昂贵的背面工艺， 其与传统的 CMOS 。

28、制造工艺完全兼容。 0063 本发明在基底键合后通过在封盖腔体的基底中形成的缺陷层造成的剥离效应， 通 过退火实现表层基底之外的其余基底的剥离， 在腔体的顶部可以仅保留五微米以下的材 料， 实现了基底的减薄。 0064 另外， 剩下的基底材料通过平坦化工艺之后还可以回收利用， 达到重复利用键合 基底材料以降低成本的效果， 降低了制造费用， 具有较好的成本优势。 0065 本发明虽然以较佳实施例公开如上， 但其并不是用来限定本发明， 任何本领域技 术人员在不脱离本发明的精神和范围内， 都可以做出可能的变动和修改。 因此， 凡是未脱离 本发明技术方案的内容， 依据本发明的技术实质对以上实施例所作的。

29、任何修改、 等同变化 及修饰， 均落入本发明权利要求所界定的保护范围之内。 说 明 书 CN 102259829 A CN 102259832 A1/5 页 9 图 1 图 2 图 3 说 明 书 附 图 CN 102259829 A CN 102259832 A2/5 页 10 图 4 图 5 说 明 书 附 图 CN 102259829 A CN 102259832 A3/5 页 11 图 6 图 7 图 8 说 明 书 附 图 CN 102259829 A CN 102259832 A4/5 页 12 图 9 图 10 说 明 书 附 图 CN 102259829 A CN 102259832 A5/5 页 13 图 11 图 12 说 明 书 附 图 CN 102259829 A 。