一种控制高速PCB信号阻抗的方法.pdf

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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410749184.1 (22)申请日 2014.12.09 H05K 3/46(2006.01) (71)申请人 深圳怡化电脑股份有限公司 地址 518000 广东省深圳市福田区金田路 4018 号安联大厦 27 楼 A02 申请人 深圳市怡化时代科技有限公司 深圳市怡化金融智能研究院 (72)发明人 杨鹏 (74)专利代理机构 深圳市兴科达知识产权代理 有限公司 44260 代理人 王翀 (54) 发明名称 一种控制高速 PCB 信号阻抗的方法 (57) 摘要 本发明提供了一种控制高速 PCB 信号阻抗的 方法， 包括以下几个步。

2、骤 ： 首先根据设计要求选 定PCB的板材， 然后确定PCB层叠排列结构及各层 参数， 接着计算单端输入线和差分输入线的阻抗 并得出它们的线宽参数和线距参数， 再跟着根据 线宽和线距设置布线规则并按照布线规则布线， 最后将设计好的 PCB 进行加工， 并对加工完成后 的PCB进行阻抗测试验证。 本发明基于8层PCB合 理设计的层叠结构， 其阻抗匹配和合理的布线能 保证高速 PCB 信号一次性通过阻抗匹配测试， 可 以避免高速 PCB 高速信号线测试中出现的因阻抗 突变引起的信号反射和失真等信号完整性问题。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利。

3、要求书1页 说明书3页 附图1页 (10)申请公布号 CN 104470266 A (43)申请公布日 2015.03.25 CN 104470266 A 1/1 页 2 1. 一种控制高速 PCB 信号阻抗的方法， 其特征在于， 包括以下步骤 ： (1) 根据阻抗设计要求选定 PCB 的板材 ； (2) 确定 PCB 层叠排列结构及各层参数 ； (3) 计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参数 ； (4) 根据线宽参数和线距参数设置布线规则并按照布线规则布线 ； (5) 将设计好的 PCB 进行加工， 并对加工完成后的 PCB 进行阻抗测试验证。 2.根据权利要求1所述。

4、的控制高速PCB阻抗的方法， 其特征在于， 所述步骤(2)的参数 包括板材的介电常数与层厚。 3. 根据权利要求 2 所述的控制高速 PCB 阻抗的方法， 其特征在于， 所述 PCB 板材为 FR4 板材， 其介电常数为 3.85GHZ。 4. 根据权利要求 1 所述的控制高速 PCB 阻抗的方法， 其特征在于， PCB 层叠排列结构为 8 层， 层的排列分别是 ART01 层为 TOP01 层， ART02 层为 GND02 层， ART03 为 SIG03 层， ART04 层为 POWER04 层， ART05 层为 POWER05 层， ART06 层为 SIG06 层， ART07 。

5、层为 GND07 层， ART08 层为 BOTTOM08 层， 其中 TOP01 层、 ART03 层、 ART06 层与 BOTTOM08 层为高速信号的布线层。 5. 根据权利要求 3 所述的控制高速 PCB 阻抗的方法， 其特征在于， 所述 TOP01 到 GND02 的厚度为 3.76mil， GND02 到 ART03core 的厚度为 5.9mil， ART03 到 ART04 的厚度为 12.746mil， ART04 到 ART05core 的厚度为 5.9mil， ART05 到 ART06 的厚度为 12.746mil， GND06 到 ART07core 的厚度为 5.。

6、9mil， ART07 到 BOTTOM08 的厚度为 3.76mil。 6.根据权利要求3或4所述的控制高速PCB阻抗的方法， 其特征在于， 所述单端输入线 外层 TOP01/BOTTOM08 线宽为 6.5mil， 单端输入线内层 ART03/ART06 线宽为 5.91mil， 差分 输入线外层 TOP01/BOTTOM08 线宽 / 线距为 5.4mil/8.6mil， 差分输入线内层线宽 / 线距为 5mil/7.5mil。 7.根据权利要求1所述的控制高速PCB阻抗的方法， 其特征在于， 所述的计算阻抗是使 用阻抗计算软件进行的， 所述设置布线规则是使用 EDA 软件进行。 权 利。

7、 要 求 书 CN 104470266 A 2 1/3 页 3 一种控制高速 PCB 信号阻抗的方法 技术领域 0001 本发明涉及一种控制方法， 特别涉及一种控制高速 PCB 信号阻抗的方法。 背景技术 0002 随着集成电路开关速度的提高以及PCB(Printed Circuit Board)板密度的增加， 高速 PCB 设计中信号的高频化和窄沿化促使着信号完整性 (Signal Integrity(SI) 问题 变得不容忽视， 同时也极具挑战。在高速 PCB 设计中若不能较好地解决信号完整性的设计 问题 , 将有可能造成高速 PCB 设计的致命错误 , 使得信号在 PCB 上的传输质量大。

8、打折扣， 浪费财力物力 , 延长开发周期 , 降低设计效率。我们知道， 信号在 PCB 上的传输质量直接 影响 PCB 的性能， 它关系到 PCB 阻抗设计的要求。在高速的 PCB 设计中， 对信号的阻抗有着 严格的要求， 因此如何控制高速 PCB 信号的阻抗就成为 PCB 设计研究中的重要课题。 0003 现有的 PCB 阻抗控制方法有以下几点的不足 ： (1) 在设计时不考虑印制板的板材 结构， Prepreg 和 core 的物理特性 ( 相对介电常数 DK 和损耗因子 DF)(2) 不知道信号层的 残铜率， 不能精确得到介质层的层压厚度。从而造成 PCB 板高速 PCB 的高速信号线阻。

9、抗控 制不一致。 发明内容 0004 为了克服上述技术问题， 本发明提供一种控制高速 PCB 信号阻抗的方法， 该方法 能够保证高速 PCB 信号一次性地通过阻抗匹配测试， 可以避免高速 PCB 高速信号线测试中 出现的因阻抗突变引起的信号反射和失真等信号完整性问题。 0005 本发明所采用的技术方案是 ： 0006 一种控制高速 PCB 信号阻抗的方法， 其特征在于， 包括以下步骤 ： 0007 (1) 根据阻抗设计要求选定 PCB 的板材 ； 0008 (2) 确定 PCB 层叠排列结构及各层参数 ； 0009 (3) 计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参数 ； 0。

10、010 (4) 根据线宽参数和线距参数设置布线规则并按照布线规则布线 ； 0011 (5) 将设计好的 PCB 进行加工， 并对加工完成后的 PCB 进行阻抗测试验证。 0012 优选地， 所述步骤 (2) 的参数包括板材的介电常数与层厚。 0013 优选地， 所述 PCB 板材为 FR4 板材， 其介电常数为 3.85GHZ。 0014 优选地， PCB 层叠排列结构为 8 层， 层的排列分别是 ART01 层为 TOP01 层， ART02 层 为 GND02 层， ART03 为 SIG03 层， ART04 层为 POWER04 层， ART05 层为 POWER05 层， ART06。

11、 层 为 SIG03 层， ART07 层为 GND07 层， ART08 层为 BOTTOM08 层， 其中 TOP01 层、 ART03 层、 ART06 层与 BOTTOM08 层为高速信号的布线层。 0015 优选地， 所述 TOP01 到 GND02 的厚度为 3.76mil， GND02 到 ART03core 的厚度为 5.9mil， ART03 到 ART04 的厚度为 12.746mil， ART04 到 ART05core 的厚度为 5.9mil， ART05 到 ART06 的厚度为 12.746mil， GND06 到 ART07core 的厚度为 5.9mil， AR。

12、T07 到 BOTTOM08 的 说 明 书 CN 104470266 A 3 2/3 页 4 厚度为 3.76mil， 其中， TOP01/BOTTOM08/ART03/ART06 的参考屏蔽层为 ART02/ART07。 0016 优选地， 所述单端输入线外层 TOP01/BOTTOM08 线宽为 6.5mil， 单端输入线 内 层 ART03/ART06 线 宽 为 5.91mil， 差 分 输 入 线 外 层 TOP01/BOTTOM08 线 宽 / 线 距 为 5.4mil/8.6mil， 差分输入线内层线宽 / 线距为 5mil/7.5mil。 0017 优选地， 所述的计算阻抗是。

13、使用阻抗计算软件进行的， 所述设置布线规则是使用 EDA 软件进行。 0018 本发明的有益效果是 ： 本发明基于8层PCB合理设计的层叠结构， 其阻抗匹配和合 理的布线能保证高速 PCB 信号一次性通过阻抗匹配测试， 可以避免高速 PCB 高速信号线测 试中出现的因阻抗突变引起的信号反射和失真等信号完整性问题。 附图说明 0019 图 1 是本发明的阻抗测试设计流程图。 具体实施方式 0020 下面结合附图和实施方式对本发明进一步说明。 0021 如图 1 所示， 本发明的一种控制高速 PCB 信号阻抗的方法， 包括以 0022 下步骤 ： 0023 第一步， 根据阻抗设计要求选定 PCB 。

14、的板材， 优选所述 PCB 板材为 FR4 板材。 0024 第二步， 确定 PCB 层叠排列结构及各层参数， 所述参数包括板材的介电常数与层 厚， 其介电常数优选为 3.85GHZ。 0025 本发明实施例的 PCB 层叠排列结构为 8 层， 层的排列分别是 ART01 层为 TOP01 层， ART02 层为 GND02 层， ART03 为 SIG03 层， ART04 层为 POWER04 层， ART05 层为 POWER05 层， ART06 层为 SIG06 层， ART07 层为 GND07 层， ART08 层为 BOTTOM08 层， 其中 TOP01 层、 ART03 层。

15、、 ART06 层与 BOTTOM08 层为高速信号的布线层。 0026 本发明实施例的所述 TOP01 到 GND02 的厚度为 3.76mil， GND02 到 ART03core 的厚 度 5.9mil， ART03 到 ART04 的厚度 12.746mil， ART04 到 ART05core 的厚度 5.9mil， ART05 到 ART06 的厚度 12.746mil， GND06 到 ART07core 的厚度为 5.9mil， ART07 到 BOTTOM08 的厚度 为 3.76mil， 其中， TOP01/BOTTOM08/ART03/ART06 的参考屏蔽层为 ART0。

16、2/ART07。 0027 第三步， 计算单端输入线和差分输入线的阻抗并得出它们的线宽参数和线距参 数 , 具体运用阻抗计算软件计算出满足工艺要求的线宽和线距。本发明的实施例中， 是计 算单端输入线控制 50ohm+/-10和差分输入线控制在 100ohm+/-10的阻抗， 在层叠结构 和板材的厚度确定后， 运用阻抗计算软件计算出满足工艺要求的线宽和线距。 另外， 本发明 实施例优选所述单端输入线外层 TOP01/BOTTOM08 线宽为 6.5mil， 单端输入线内层 ART03/ ART06 线宽为 5.91mil， 差分输入线外 TOP01/BOTTOM08 线宽 / 线距为 5.4mi。

17、l/8.6mil， 差分 输入线内层线宽 / 线距为 5mil/7.5mil。 0028 第四步， 根据线宽参数和线距参数设置布线规则并按照布线规则布线， 所述设置 布线规则是使用 EDA 软件进行， 将计算好的线宽和线距用软件设置好后， 按照布线规则布 线， 布线结束后进行 DRC 检查。 0029 第五步， 将设计好的 PCB 进行加工， 并对加工完成后的 PCB 进行阻抗测试验证。 说 明 书 CN 104470266 A 4 3/3 页 5 0030 以上所述只是本发明优选的实施方式， 其并不构成对本发明保护范围的限制。 说 明 书 CN 104470266 A 5 1/1 页 6 图 1 说 明 书 附 图 CN 104470266 A 6 。