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1、(10)申请公布号 CN 104103623 A (43)申请公布日 2014.10.15 CN 104103623 A (21)申请号 201310113259.2 (22)申请日 2013.04.02 H01L 23/525(2006.01) H01L 21/768(2006.01) (71)申请人 中芯国际集成电路制造 （上海） 有限 公司 地址 201203 上海市浦东新区张江路 18 号 (72)发明人 甘正浩 徐依协 朱志炜 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 骆苏华 (54) 发明名称 电熔丝结构及其形成方法 (57) 摘要 一种电熔丝结构及。
2、其形成方法， 所述电熔丝 结构包括 ： 基底， 位于所述基底表面的第一导电 层， 覆盖所述第一导电层和基底的层间介质层， 位 于所述第一导电层表面且贯穿层间介质层的第一 导电插塞， 位于所述第一导电插塞和层间介质层 表面的第二导电层， 其中， 所述第一导电层与第一 导电插塞的底部表面部分接触或者所述第二导电 层与第一导电插塞的顶部表面部分接触。由于所 述第一导电插塞与第一导电层、 第二导电层部分 接触， 所述部分接触的位置电阻更大， 电场强度更 大， 电迁移的速率更快， 使得所述部分接触的位置 更容易被熔断， 熔断时间变短， 更容易控制。 (51)Int.Cl. 权利要求书 2 页 说明书 1。
3、0 页 附图 5 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书10页 附图5页 (10)申请公布号 CN 104103623 A CN 104103623 A 1/2 页 2 1. 一种电熔丝结构， 其特征在于， 包括 ： 基底， 位于所述基底表面的第一导电层， 覆盖 所述第一导电层和基底的层间介质层， 位于所述第一导电层表面且贯穿层间介质层的第一 导电插塞， 位于所述第一导电插塞和层间介质层表面的第二导电层， 其中， 所述第一导电层 与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部 分接触。 2. 如权利要求 1 所述的电。
4、熔丝结构， 其特征在于， 所述第一导电插塞与第一导电层或 第二导电层部分接触时的接触面积占所述第一导电插塞的横截面积的 30% 70%。 3. 如权利要求 1 所述的电熔丝结构， 其特征在于， 与第一导电插塞部分接触的第一导 电层或第二导电层的接触部位具有长方形开口， 所述长方形开口的宽度小于第一导电插塞 的直径。 4. 如权利要求 3 所述的电熔丝结构， 其特征在于， 所述长方形开口的长度大于或等于 第一导电插塞的直径。 5. 如权利要求 3 所述的电熔丝结构， 其特征在于， 所述第一导电插塞同时与开口两侧 的第一导电层或第二导电层相接触。 6. 如权利要求 3 所述的电熔丝结构， 其特征在。
5、于， 与第一导电插塞部分接触的第一导 电层或第二导电层的接触部位的形状为叉形， 所述叉形的第一导电层或第二导电层与第一 导电插塞部分接触的一端至少包括两个叉齿， 所述第一导电插塞同时与所述开口两侧的叉 齿相接触。 7. 如权利要求 1 所述的电熔丝结构， 其特征在于， 与第一导电插塞部分接触的第一导 电层或第二导电层的接触部位具有开口， 所述开口完全位于第一导电插塞的顶部表面。 8. 如权利要求 1 所述的电熔丝结构， 其特征在于， 还包括， 位于所述第一导电层表面 且贯穿层间介质层的第二导电插塞， 位于所述第二导电插塞和层间介质层表面的第三导电 层， 所述第一导电层与第二导电插塞的底部表面完。
6、全接触且所述第三导电层与第二导电插 塞的顶部表面完全接触。 9. 如权利要求 8 所述的电熔丝结构， 其特征在于， 所述第二导电插塞的数量大于所述 第一导电插塞的数量。 10. 如权利要求 8 所述的电熔丝结构， 其特征在于， 所述第二导电插塞的直径大于所述 第一导电插塞的直径。 11. 如权利要求 1 所述的电熔丝结构， 其特征在于， 当所述第一导电层与第一导电插塞 的部分底部表面接触， 所述第二导电层与第一导电插塞的顶部表面完全接触。 12. 如权利要求 1 所述的电熔丝结构， 其特征在于， 当所述第二导电层与第一导电插塞 的部分顶部表面接触， 所述第一导电层与第一导电插塞的底部表面完全接。
7、触。 13. 如权利要求 1 所述的电熔丝结构， 其特征在于， 所述第一导电层为掺杂有杂质离子 的衬底、 金属硅化物层、 金属栅电极或金属互连层。 14. 如权利要求 1 所述的电熔丝结构， 其特征在于， 所述第二导电层为金属互连层。 15. 一种电熔丝结构的形成方法， 其特征在于， 包括 ： 提供基底， 在所述基底表面形成第一导电层 ； 在所述第一导电层和基底表面形成层间介质层 ； 形成贯穿所述层间介质层的第一导电插塞， 且所述第一导电插塞位于第一导电层的表 权 利 要 求 书 CN 104103623 A 2 2/2 页 3 面 ； 在所述第一导电插塞和第一导电层表面形成第二导电层， 且所。
8、述第一导电层与第一导 电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。 16. 如权利要求 15 所述的电熔丝结构的形成方法， 其特征在于， 还包括 ： 形成贯穿所述层间介质层的第二导电插塞， 且所述第二导电插塞位于第一导电层的表 面 ； 在所述第二导电插塞和层间介质层表面形成第三导电层， 所述第一导电层与第二导电 插塞的底部表面完全接触且所述第三导电层与第二导电插塞的顶部表面完全接触。 17. 如权利要求 16 所述的电熔丝结构的形成方法， 其特征在于， 所述第一导电插塞和 第二导电插塞采用同一形成工艺形成， 所述第二导电层和第三导电层采用同一形成工艺形 成。 1。
9、8. 如权利要求 15 所述的电熔丝结构的形成方法， 其特征在于， 与第一导电插塞部分 接触的第一导电层或第二导电层的接触部位具有长方形开口， 所述长方形开口的宽度小于 第一导电插塞的直径， 且所述第一导电插塞同时与开口两侧的第一导电层或第二导电层相 接触。 19. 如权利要求 18 所述的电熔丝结构的形成方法， 其特征在于， 与第一导电插塞部分 接触的第一导电层或第二导电层的接触部位为叉形， 所述叉形的第一导电层或第二导电层 与第一导电插塞部分接触的一端至少包括两个叉齿， 所述第一导电插塞同时与所述开口两 侧的叉齿相接触。 20. 如权利要求 15 所述的电熔丝结构的形成方法， 其特征在于，。
10、 与第一导电插塞部分 接触的第一导电层或第二导电层的接触部位具有开口， 所述开口完全位于第一导电插塞的 顶部表面。 权 利 要 求 书 CN 104103623 A 3 1/10 页 4 电熔丝结构及其形成方法 技术领域 0001 本发明涉及半导体领域， 特别涉及一种电熔丝结构及其形成方法。 背景技术 0002 随着特征尺寸的持续降低， 半导体器件越来越容易受到硅基底中杂质或缺陷的影 响， 单一的二极管、 MOS 晶体管、 存储器单元的失效往往会导致整个集成电路芯片的失效。 为了解决所述问题， 提高成品率， 在集成电路芯片中往往会形成一些冗余电路。 当制作工艺 完成发现部分器件不能正常工作时，。
11、 可以利用熔丝熔断将失效电路与其他电路模块电学隔 离， 并利用冗余电路替换原来的失效电路。 特别是在存储器的制造过程中， 由于存储器单元 的数量很多， 难免会有部分存储器单元失效， 因此往往会额外形成一些多余的存储器单元， 当制作完成后检测发现部分存储器单元失效时， 可以利用熔丝将冗余的存储器单元替换原 来的失效存储器单元， 而不需要将对应的存储器报废， 提高了出厂成品率。 0003 目前， 常用的熔丝通常为两种 ： 多晶硅熔丝和金属熔丝。所述多晶硅熔丝、 金属线 熔丝的俯视结构通常为 “工” 型， 请参考图 1， 包括阳极 01、 阴极 02 和连接所述阳极 01、 阴极 02 的熔丝本体 。
12、03， 位于所述阳极 01 表面的第一导电插塞 04， 位于所述阴极 02 表面的第二 导电插塞 05， 所述熔丝本体 03 的宽度远远小于阳极 01、 阴极 02 的宽度， 使得所述熔丝本体 03 容易产生电迁移而发生熔断。多晶硅熔丝通常利用熔断电流将熔丝熔断， 而金属熔丝通 常采用激光切割工艺将金属熔丝切断。由于激光切割的破坏性大， 为了保证切割时芯片中 其他器件不被间接破坏， 被切割的金属熔丝一定要和其他器件之间有足够大的空间， 且切 割后还需对芯片进行修复， 熔断工艺较复杂， 不利于芯片的小型化。而对于多晶硅熔丝， 由 于随着 MOS 器件的尺寸不断减小， CMOS 工艺逐步从多晶硅栅。
13、极工艺向金属栅极工艺过渡， 在集成电路中形成多晶硅熔丝与金属栅极工艺不兼容， 需要额外的工艺步骤和工艺成本。 发明内容 0004 本发明解决的问题是提供一种电熔丝结构及其形成方法， 所述电熔丝结构更容易 熔断、 所占面积更小、 且与现有工艺兼容。 0005 为解决上述问题， 本发明技术方案还提供了一种电熔丝结构， 包括 ： 基底， 位于所 述基底表面的第一导电层， 覆盖所述第一导电层和基底的层间介质层， 位于所述第一导电 层表面且贯穿层间介质层的第一导电插塞， 位于所述第一导电插塞和层间介质层表面的第 二导电层， 其中， 所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电 层与第一。
14、导电插塞的顶部表面部分接触。 0006 可选的， 所述第一导电插塞与第一导电层或第二导电层部分接触时的接触面积占 所述第一导电插塞的横截面积的 30% 70%。 0007 可选的， 与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长 方形开口， 所述长方形开口的宽度小于第一导电插塞的直径。 0008 可选的， 所述长方形开口的长度大于或等于第一导电插塞的直径。 说 明 书 CN 104103623 A 4 2/10 页 5 0009 可选的， 所述第一导电插塞同时与开口两侧的第一导电层或第二导电层相接触。 0010 可选的， 与第一导电插塞部分接触的第一导电层或第二导电层的接触部位。
15、的形状 为叉形， 所述叉形的第一导电层或第二导电层与第一导电插塞部分接触的一端至少包括两 个叉齿， 所述第一导电插塞同时与所述开口两侧的叉齿相接触。 0011 可选的， 与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有开 口， 所述开口完全位于第一导电插塞的顶部表面。 0012 可选的， 还包括， 位于所述第一导电层表面且贯穿层间介质层的第二导电插塞， 位 于所述第二导电插塞和层间介质层表面的第三导电层， 所述第一导电层与第二导电插塞的 底部表面完全接触且所述第三导电层与第二导电插塞的顶部表面完全接触。 0013 可选的， 所述第二导电插塞的数量大于所述第一导电插塞的数量。 001。
16、4 可选的， 所述第二导电插塞的直径大于所述第一导电插塞的直径。 0015 可选的， 当所述第一导电层与第一导电插塞的部分底部表面接触， 所述第二导电 层与第一导电插塞的顶部表面完全接触。 0016 可选的， 当所述第二导电层与第一导电插塞的部分顶部表面接触， 所述第一导电 层与第一导电插塞的底部表面完全接触。 0017 可选的， 所述第一导电层为掺杂有杂质离子的衬底、 金属硅化物层、 金属栅电极或 金属互连层。 0018 可选的， 所述第二导电层为金属互连层。 0019 本发明技术方案还提供了一种所述电熔丝结构的形成方法， 包括 ： 提供基底， 在所 述基底表面形成第一导电层 ； 在所述第一。
17、导电层和基底表面形成层间介质层 ； 形成贯穿所 述层间介质层的第一导电插塞， 且所述第一导电插塞位于第一导电层的表面 ； 在所述第一 导电插塞和第一导电层表面形成第二导电层， 且所述第一导电层与第一导电插塞的底部表 面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。 0020 可选的， 还包括 ： 形成贯穿所述层间介质层的第二导电插塞， 且所述第二导电插塞 位于第一导电层的表面 ； 在所述第二导电插塞和层间介质层表面形成第三导电层， 所述第 一导电层与第二导电插塞的底部表面完全接触且所述第三导电层与第二导电插塞的顶部 表面完全接触。 0021 可选的， 所述第一导电插塞和第二导电插。
18、塞采用同一形成工艺形成， 所述第二导 电层和第三导电层采用同一形成工艺形成。 0022 可选的， 与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长 方形开口， 所述长方形开口的宽度小于第一导电插塞的直径， 且所述第一导电插塞同时与 开口两侧的第一导电层或第二导电层相接触。 0023 可选的， 与第一导电插塞部分接触的第一导电层或第二导电层的接触部位为叉 形， 所述叉形的第一导电层或第二导电层与第一导电插塞部分接触的一端至少包括两个叉 齿， 所述第一导电插塞同时与所述开口两侧的叉齿相接触。 0024 可选的， 与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有开 口， 所。
19、述开口完全位于第一导电插塞的顶部表面。 0025 与现有技术相比， 本发明具有以下优点 ： 0026 由于所述第一导电插塞与第一导电层、 第二导电层部分接触， 所述部分接触的位 说 明 书 CN 104103623 A 5 3/10 页 6 置电阻更大， 电场强度更大， 电迁移的速率更快， 使得所述部分接触的位置更容易被熔断， 熔断时间变短， 更容易控制。且所述电熔丝结构不需要长长的熔丝本体， 可以节省芯片面 积， 有利于芯片小型化。且所述电熔丝结构是利用金属互连结构 （金属互连层、 导电插塞） 形 成， 与金属栅极工艺、 多晶硅栅极工艺都兼容。 0027 进一步的， 由于与第一导电插塞部分接。
20、触的第一导电层或第二导电层的接触部位 具有长方形开口， 所述长方形开口的宽度小于第一导电插塞的直径， 使得第一导电插塞与 第一导电层、 第二导电层部分接触时， 所述第一导电插塞与所述开口两侧的第一导电层或 第二导电层相接触的区域为两个弓形区域， 即使第一导电插塞与第一导电层或第二导电层 的位置会具有上下左右的偏移， 所述第一导电插塞与第二导电层的接触面积与第一导电插 塞的截面积之间的比值的偏差范围都能保持在 10% 的范围内， 因此有利于控制电熔丝结构 的熔断时间的均一性， 有利于提高器件的稳定性。 附图说明 0028 图 1 是现有技术的电熔丝结构的结构示意图 ； 0029 图 2 图 9 。
21、是本发明实施例的电熔丝结构的形成过程的结构示意图 ； 0030 图10为如图7所示的电熔丝结构在不同开口的宽度、 相同第一导电插塞半径的条 件下， 所述第一导电插塞和第二导电层的接触面积与第一导电插塞的截面积之间的比值示 意图 ； 0031 图 11 为本发明实施例的电熔丝结构的熔断时间测试图 ； 0032 图 12 为第一导电插塞与第二导电层完全接触的电熔丝结构的熔断时间测试图。 具体实施方式 0033 由于多晶硅熔丝的形成工艺与现有的金属栅极工艺不兼容， 而金属熔丝不利于芯 片小型化， 且利用激光切割后还需要进行芯片修复， 熔断工艺较复杂， 因此， 发明人经过研 究， 提出了一种电熔丝结构。
22、， 包括 ： 基底， 位于所述基底表面的第一导电层， 所述第一导电层 具有阳极、 阴极和连接所述阳极、 阴极的互连结构 ； 位于所述阴极表面的第一导电插塞和位 于所述阳极表面的第二导电插塞， 所述第一导电插塞的数量为 1 个， 而所述第二导电插塞 的数量大于 1， 使得第一导电插塞流经的电流密度远大于第二导电插塞流经的电流密度， 所 述第一导电层和第一导电插塞接触处较容易被较大的电流熔断。但发明人发现， 由于受到 现有光刻刻蚀工艺的限制， 现有的导电插塞的尺寸不可能做的非常小， 因此， 所述第一导电 插塞和第一导电层接触处的熔断时间仍然较长。 0034 为此， 发明人经过进一步研究， 又提出了。
23、一种电熔丝结构及其形成方法， 所述电熔 丝结构包括 ： 基底， 位于所述基底表面的第一导电层， 覆盖所述第一导电层和基底的层间介 质层， 位于所述第一导电层表面且贯穿层间介质层的第一导电插塞， 位于所述第一导电插 塞和层间介质层表面的第二导电层， 其中， 所述第一导电层与第一导电插塞的底部表面部 分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。 由于所述第一导电插塞 与第一导电层、 第二导电层部分接触， 所述部分接触的位置电阻更大， 电场强度更大， 电迁 移的速率更快， 使得所述部分接触的位置更容易被熔断， 熔断时间变短， 更容易控制。且所 述电熔丝结构不需要长长的熔丝本体， 可以节。
24、省芯片面积， 有利于芯片小型化。 且所述电熔 说 明 书 CN 104103623 A 6 4/10 页 7 丝结构是利用金属互连结构 （金属互连层、 导电插塞） 形成， 与金属栅极工艺、 多晶硅栅极工 艺都兼容。 0035 为使本发明的上述目的、 特征和优点能够更为明显易懂， 下面结合附图对本发明 的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分， 而 不是其全部。在详述本发明实施例时， 为便于说明， 示意图会不依一般比例作局部放大， 而 且所述示意图只是示例， 其在此不应限制本发明的保护范围。 此外， 在实际制作中应包含长 度、 宽度及深度的三维空间尺寸。 根据所。
25、述实施例， 本领域的普通技术人员在无需创造性劳 动的前提下可获得的所有其它实施方式， 都属于本发明的保护范围。因此本发明不受下面 公开的具体实施的限制。 0036 本发明实施例首先提供了一种电熔丝结构的形成方法， 请参考图 2 图 5， 为所述 电熔丝结构的形成过程的结构示意图。 0037 请参考图 2， 提供基底 100， 在所述基底 100 表面形成第一导电层 110。 0038 所述基底 100 至少包括体硅衬底、 体锗衬底、 玻璃衬底、 绝缘体上硅衬底、 绝缘体 上锗衬底等衬底。 0039 在本实施例中， 所述基底100为体硅衬底， 所述第一导电层110的材料为金属硅化 物， 所述金属。
26、硅化物为硅化镍或硅化钴， 所述金属硅化物形成在所述体硅衬底表面， 具体的 形成工艺为 ： 在所述体硅衬底表面形成金属硅化物阻挡层 （SAB） ， 所述金属硅化物阻挡层 暴露出部分体硅衬底表面， 所述金属硅化物阻挡层的图形定义了后续形成的第一导电层的 形状 ； 在所述金属硅化物阻挡层和体硅衬底表面形成金属层， 并对所述金属层进行退火工 艺， 使得所述暴露出的体硅衬底与接触的金属层发生反应， 形成金属硅化物 ； 去除未反应的 金属层， 所述形成的金属硅化物作为第一导电层。 0040 在其他实施例中， 也可以对所述衬底进行N型或P型的离子掺杂， 利用掺杂有杂质 离子的衬底作为第一导电层。 0041 。
27、在其他实施例中， 所述基底还可以包括位于衬底表面的一层或多层层间介质层， 所述层间介质层内可以具有金属互连结构， 且所述衬底表面可以形成有 MOS 晶体管、 电阻 等半导体器件。所述第一导电层为位于层间介质层上的作为互连线的金属互连层。所述金 属互连层的材料为铝、 铜或铝铜合金 0042 在其他实施例中， 所述基底还包括位于衬底表面的绝缘层， 在所述绝缘层表面形 成掺杂有杂质离子的多晶硅层， 所述绝缘层和多晶硅层可以利用多晶硅栅极工艺， 与 MOS 晶体管的栅介质层和多晶硅栅电极同时形成， 所述第一导电层为掺杂有杂质离子的多晶硅 层。在另一些实施例中， 所述基底还包括位于衬底表面的绝缘层和位于。
28、所述绝缘层表面的 掺杂有杂质离子的多晶硅层， 在所述多晶硅层表面形成具有一定图形的金属硅化物层， 所 述金属硅化物层作为第一导电层。 0043 在其他实施例中， 所述基底还可以包括位于衬底表面的绝缘层， 在所述绝缘层形 成金属层， 利用所述金属层作为第一导电层， 所述绝缘层的材料可以为高 K 栅介质材料， 所 述金属层的材料可以为钛、 氮化钛、 钽、 氮化钽、 铝、 铜等。所述绝缘层和金属层的形成工艺 可以利用金属栅极工艺与 MOS 晶体管的高 K 栅介质层和金属栅电极同时形成。 0044 在本实施例中， 后续形成的第二导电层与第一导电插塞的顶部表面部分接触， 但 第一导电层与第一导电插塞的底。
29、部表面完全接触。因此所述第一导电层 110 对应形成导 说 明 书 CN 104103623 A 7 5/10 页 8 电插塞的位置的形状规则且为矩形， 后续形成的第一导电插塞完全形成于所述第一导电层 110 表面。 0045 在其他实施例中， 当第一导电层与第一导电插塞的底部表面部分接触， 第二导电 层与第一导电插塞的顶部表面完全接触， 所述第一导电层与第一导电插塞之间的接触位置 的具体结构请参考本实施例中第二导电层与第一导电插塞的接触位置的具体结构， 在此不 作详述。 0046 在本实施例中， 所述第一导电层110的俯视结构为如图1所示的 “工” 型结构， 后续 形成的第一导电插塞和第二导。
30、电插塞分别位于所述第一导电层 110 的两端表面， 所述第一 导电插塞用于连接阴极， 所述第二导电插塞用于连接阳极。即使所述第一导电层 110 中间 的连接结构宽度较小， 由于第二导电层与第一导电插塞的顶部表面部分接触， 接触的截面 积更小， 因此最后的熔断位置仍会位于第二导电层与第一导电插塞顶部表面的接触位置。 0047 在其他实施例中， 所述第一导电层的俯视结构也可以为宽度相等的条形结构， 后 续形成的第一导电插塞和第二导电插塞分别位于所述第一导电层的两端表面， 由于宽度相 等的条形结构形成工艺简单， 所以制作成本较低。 0048 在其他实施例中， 当所述第一导电层为金属互连层时， 后续也。
31、可以只在所述第一 导电层的一端表面形成第一导电插塞， 所述第一导电插塞用于连接阴极， 所述第一导电层 的另一端用于直接连接阳极。 0049 在本实施例中， 所述第一导电层为形成在体硅衬底表面的金属硅化物层， 所述第 一导电层各个位置的电阻率相等。在其他实施例中， 还可以控制不同位置的第一导电层的 电阻率， 使得靠近第一导电插塞的第一导电层的电阻率变大， 使得熔断时第一导电插塞的 温度更高， 电迁移能力更强， 更容易在所述第一导电插塞与第一导电层或第二导电层接触 的位置发生熔断。在其中一个实施例中， 对所述体硅衬底进行 N 型或 P 型离子掺杂， 所述掺 杂区作为第一导电层， 并在所述第一导电插。
32、塞对应的掺杂区表面形成金属硅化物阻挡层， 并在其余位置的掺杂区表面形成金属硅化物， 使得其余位置的第一导电层电阻较小， 压降 较小， 且产生的热量较少， 可以防止电熔丝过热爆裂， 而第一导电插塞位置的温度更高， 电 迁移能力更强， 更容易在所述第一导电插塞与第一导电层或第二导电层接触的位置发生熔 断， 更容易进行熔断控制。 0050 请参考图 3， 在所述基底 100 和第一导电层 110 表面形成层间介质层 120。 0051 所述层间介质层 120 的材料为氧化硅层或低 K 介质材料， 所述低 K 介质材料包 括具有空气隙的氧化硅层、 氧化硅气凝胶、 氟氧化硅、 碳氧化硅、 非晶氟化碳、 。
33、聚氢硅氧烷 （Hydrogen Silsesquioxane， HSQ） 和聚甲基硅氧烷 （Methylsilsesquioxane， MSQ） 等。在 本实施例中， 所述层间介质层为氧化硅， 形成所述氧化硅层的形成工艺为等离子体增强化 学气相沉积工艺 （PECVD） 。 0052 请参考图 4， 在所述层间介质层 120 内形成贯穿所述层间介质层 120 的通孔 （未图 示） ， 在所述通孔内形成第一导电插塞131和第二导电插塞132， 所述第一导电插塞131位于 所述第一导电层 110 的一端表面， 所述第二导电插塞 132 位于所述第一导电层 110 的另一 端表面。 0053 所述第一。
34、导电插塞 131 和第二导电插塞 132 的材料为钨、 钛、 氮化钛、 钽、 氮化钽、 铝、 铜等。 所述第一导电插塞131和第二导电插塞132的俯视图形为圆形、 椭圆、 或矩形。 在 说 明 书 CN 104103623 A 8 6/10 页 9 本实施例中， 所述第一导电插塞 131 和第二导电插塞 132 包括位于通孔侧壁和底部表面的 阻挡层和位于所述阻挡层表面且填充满所述通孔的钨金属， 所述阻挡层的材料包括钛、 氮 化钛、 钽、 氮化钽其中一种或几种， 所述阻挡层用于防止钨扩散到层间介质层中。在本实施 例中， 所述第一导电插塞 131 和第二导电插塞 132 的俯视形状为圆形， 在其他。
35、实施例中， 所 述第一导电插塞和第二导电插塞的俯视形状还可以为椭圆、 正方形或矩形。 在本实施例中， 所述第一导电插塞131和第二导电插塞132采用同一形成工艺形成， 在其他实施例中， 所述 第一导电插塞和第二导电插塞也可以采用不同工艺分步形成。 0054 在其他实施例中， 当第一导电层与第一导电插塞的底部表面部分接触， 第二导电 层与第一导电插塞的顶部表面完全接触时， 所述第二导电层与第一导电插塞还可以采用双 大马士革工艺同时形成。 0055 在本实施例中， 所述第一导电插塞 131 和第二导电插塞 132 的直径都为对应层的 版图设计规定的导电插塞的最小设计尺寸， 所述第一导电插塞 131。
36、 的数量为一个， 而所述 第二导电插塞 132 的数量大于 1 个。其中， 所述最小设计尺寸为基于当前工艺条件的限制， 对应层的版图设计规定的导电插塞的最小直径。由于所述第一导电插塞 131 的直径越小， 截面积越小， 第一导电插塞的电阻越大， 电场强度越大， 通电流时温度越高， 第一导电插塞 131 越容易发生熔断， 因此， 在本实施例中， 所述第一导电插塞的数量为 1 个， 且直径为最小 设计尺寸， 而第二导电插塞的数量大于所述第一导电插塞的数量， 总截面积增大， 因此第二 导电插塞不会发生熔断。 0056 在其他实施例中， 所述第二导电插塞的数量大于第一导电插塞的数量， 或者所述 单个第。
37、二导电插塞的直径大于所述第一导电插塞的直径， 使得所述第二导电插塞的电阻较 小， 不会在所述第二导电插塞处发生熔断。 0057 在本实施例中， 由于第二导电层与第一导电插塞的顶部表面部分接触， 而第一导 电层与第一导电插塞的底部表面完全接触， 因此， 所述第一导电插塞 131、 第二导电插塞 132 完全位于所述第一导电层 110 的表面， 使得所述第一导电插塞 131、 第二导电插塞 132 与第一导电层 110 完全接触。 0058 在其他实施例中， 当第二导电层与第一导电插塞的顶部表面完全接触， 而第一导 电层与第一导电插塞的底部表面部分接触时， 通过控制所述第一导电插塞的位置， 使得所。
38、 述第一导电插塞只有一部分位于所述第一导电层的表面， 而所述第二导电插塞与第一导电 层完全接触， 其中所述第一导电层与第一导电插塞之间接触位置的具体结构请参考本实施 例中第二导电层与第一导电插塞接触位置的具体结构， 在此不作详述。 0059 请参考图5， 在所述第一导电插塞131的部分顶部表面和层间介质层120表面形成 第二导电层141， 在所述第二导电插塞132的顶部表面和层间介质层120表面形成第三导电 层 142。 0060 在本实施例中， 所述第二导电层 141 作为电熔丝结构的阴极， 所述第三导电层 142 作为电熔丝结构的阳极， 所述第二导电层141和第三导电层142为金属互连层，。
39、 所述第二导 电层 141 和第三导电层 142 的材料为铝、 钨、 铜或铝铜合金。在本实施例中， 所述第二导电 层141和第三导电层142采用同一形成工艺形成， 在其他实施例中， 所述第二导电层和第三 导电层还可以采用不同工艺分别形成。 0061 在本实施例中， 所述第三导电层142完全覆盖所述第二导电插塞132的顶部表面， 说 明 书 CN 104103623 A 9 7/10 页 10 所述第二导电层 141 只覆盖部分第一导电插塞 131 的表面。 0062 请参考图 6， 为本发明第一实施例的第二导电层覆盖部分第一导电插塞表面的俯 视结构示意图。所述靠近第一导电插塞 131 位置的第。
40、二导电层 141 为长方形， 所述长方形 的第二导电层 141 的一端只覆盖第一导电插塞 131 的部分表面， 且暴露出部分表面。由于 所述第二导电层 141 和第一导电插塞 131 是分开形成的， 所述两者的位置需要通过掩膜版 的对准标记进行对准， 而利用对准标记进行对准时往往会有稍许误差， 因此在本实施例中， 所述第二导电层 141 与第一导电插塞 131 接触的面积占所述第一导电插塞 131 的截面积的 30% 70%， 即使第二导电层 141 与第一导电插塞 131 对应的对准标记有稍许误差， 也不会 使得第二导电层 141 与第一导电插塞 131 完全不接触或第二导电层 141 完全。
41、覆盖第一导电 插塞131。 由于所述第二导电层只覆盖部分第一导电插塞表面， 因此所述第二导电层与第一 导电插塞接触位置的电阻最大， 通电流时产生的热量最多， 温度最高， 且所述接触位置的电 场强度最大， 电迁移的速率最大， 最容易在所述接触位置产生空洞， 发生熔断。且通过控制 第二导电层与第一导电插塞的接触面积， 可以更容易控制电熔丝结构的熔断时间。 0063 由于本发明实施例的第二导电层、 第一导电插塞的形成工艺可以与芯片其他位置 的金属互连线和导电插塞同时形成， 所述第二导电层、 第一导电插塞的形成工艺与 MOS 晶 体管是采用金属栅极工艺还是采用多晶硅栅极工艺无关， 因此具有更大的适用范。
42、围。且所 述电熔丝结构所占的芯片面积较小， 不需要像现有技术中需要形成长度较长的熔丝本体， 节省了芯片面积， 有利于芯片小型化。 0064 但是发明人发现， 形成具有图6的第二导电层141的电熔丝结构时， 当最终第二导 电层 141 与第一导电插塞 131 对应的对准标记有稍许误差， 第二导电层 141 与第一导电插 塞 131 之间的接触面积会有较大幅度的改变， 使得电熔丝结构的均一性不佳， 不同批次的 电熔丝结构对应的熔断时间不一致。为此， 请参考图 7， 为本发明另一实施例的第二导电层 覆盖部分第一导电插塞表面的俯视结构示意图， 所述与第一导电插塞部分接触的第二导电 层的一端具有长方形开。
43、口， 使得所述第二导电层 141 的一端形状为叉形， 所述叉形第二导 电层141具有两个叉齿143， 所述两个叉齿143之间具有开口144， 位于所述第二导电层141 下方的第一导电插塞 131 同时与所述开口 144 两侧的两个叉齿 143 相连接， 使得所述第一 导电插塞 131 顶部表面的两侧被第二导电层 141 的两个叉齿 143 所覆盖， 且所述第一导电 插塞 131 顶部表面的中间部分区域被所述开口 144 所暴露。在其他实施例中， 所述叉形第 二导电层的叉齿数量可以大于两个。 0065 在本实施例中， 由于所述第一导电插塞 131 和第二导电插塞 132 的俯视图形为圆 形， 因。
44、此， 所述第一导电插塞 131 与第二导电层 141 的接触面积为两个弓形区域之和， 所述 两个弓形区域的面积分别为 0066 0067 0068 所述第一导电插塞 131 与第二导电层 141 的接触面积 AM1与第一导电插塞 131 的 说 明 书 CN 104103623 A 10 8/10 页 11 截面积 ACT之间的比值为其中， 所述 R 为圆形的第一导电插塞 131 的半径， 所述 D1、 D2 为所述两个弓形区域的高度。由于所述开口 144 的宽度和第一导电插塞 131 的 直径是确定的， 因此所述 D1+D2 的距离也是确定的。在本实施例中， 所述开口 144 的宽度小 于所。
45、述第一导电插塞 131 的直径， 可以等于 R、 0.8R 或 1.2R 等， 使得所述第一导电插塞 131 能够同时与所述开口 144 两侧的两个叉齿 143 相接触。 0069 请参考图 10， 为如图 7 所示的电熔丝结构在不同开口的宽度、 相同第一导电插塞 半径的条件下， 所述第一导电插塞和第二导电层的接触面积 AM1与第一导电插塞的截面积 ACT之间的比值示意图。虽然由于对准精度的不同， 第一导电插塞 131 与第二导电层 141 的 位置会具有上下左右的偏移 （即所述D1的距离各不相同） ， 因此所述第一导电插塞与第二导 电层的接触面积与第一导电插塞的截面积之间的比值仍会有一定的偏。
46、差， 但所述偏差远远 小于第一实施例中偏差的程度， 都保持在 10% 的范围内， 因此有利于控制电熔丝结构的熔 断时间的均一性， 有利于提高器件的稳定性。 0070 在其他实施例中， 请参考图 8， 为本发明另一实施例的第二导电层覆盖部分第一 导电插塞表面的俯视结构示意图， 所述第二导电层 141 内具有开口 144， 所述开口 144 为长方形开口， 所述长方形开口的宽度小于所述第一导电插塞 131 的直径， 所述长方形开 口的长度大于等于所述第一导电插塞 131 的直径， 使得所述第一导电插塞 131 与所述开口 144两侧的第二导电层 141 相接触， 所述第一导电插塞 131 与所述开。
47、口 144两侧的第二 导电层 141 相接触的区域也为两个弓形区域， 即使第一导电插塞 131 与第二导电层 141 的 位置会具有上下左右的偏移， 所述第一导电插塞与第二导电层的接触面积与第一导电插塞 的截面积之间的比值的偏差范围都能保持在 10% 的范围内， 因此有利于控制电熔丝结构的 熔断时间的均一性， 有利于提高器件的稳定性。 0071 在其他实施例中， 请参考图 9， 为本发明另一实施例的第二导电层覆盖部分第一导 电插塞表面的俯视结构示意图， 所述第二导电层 141 内具有开口 144， 所述开口 144的 形状为圆形、 矩形或其他图形， 且所述开口 144的位置对应于第一导电插塞 。
48、131 顶部表面 的中间位置， 即使第一导电插塞131与第二导电层141的位置会具有上下左右的偏移， 所述 第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值的偏差范围 都能基本保持不变， 因此有利于控制电熔丝结构的熔断时间的均一性， 有利于提高器件的 稳定性。 0072 在如图6、 图7、 图8、 图9所示的实施例中， 所述第二导电层141覆盖部分第一导电 插塞 131 的顶部表面。在另一些实施例中， 当所述第一导电层与第一导电插塞的底部表面 部分接触时， 所述与第一导电插塞的底部表面部分接触的第一导电层的形状请参考图 6、 图 7、 图 8、 图 9 中第一导电层 141 。
49、的形状， 在此不作赘述。且当所述第一导电层与第一导电插 塞的底部表面部分接触时， 由于所述第一导电插塞与第二导电层之间完全接触， 所述第一 导电插塞可以与第二导电层采用双大马士革工艺同时形成， 所述第二导电插塞可以与第三 导电层采用双大马士革工艺同时形成。 0073 基于上述形成方法， 本发明实施例还提供了一种电熔丝结构， 请参考图 5， 具体包 括 ： 衬底 100， 位于所述衬底 100 表面的第一导电层 110， 覆盖所述第一导电层 110 和衬底 100 的层间介质层 120， 位于所述第一导电层 110 表面且贯穿层间介质层 120 的第一导电插 说 明 书 CN 104103623 A 11 9/10 页 12 塞131和第二导电插塞132， 所述第一导电插塞131完全位于所述第一导电层110的一端表 面， 所述第二导电插塞132完全位于所述第一导电层110的另一端表面， 且所述第二导电插 塞 132 的数量大于所述第一导电插塞 131 的数量 ； 位于。