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1、(10)申请公布号 CN 104103505 A (43)申请公布日 2014.10.15 CN 104103505 A (21)申请号 201310124027.7 (22)申请日 2013.04.10 H01L 21/28(2006.01) (71)申请人 中芯国际集成电路制造 （上海） 有限 公司 地址 201203 上海市浦东新区张江路 18 号 (72)发明人 王新鹏 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 骆苏华 (54) 发明名称 栅极的形成方法 (57) 摘要 一种栅极的形成方法， 包括 ： 提供半导体衬 底， 所述半导体衬底表面具有栅介质材料。
2、层， 所述 栅介质材料层上具有保护材料层， 所述保护材料 层上具有伪栅材料层 ； 刻蚀所述伪栅材料层， 在 所述保护材料层上形成伪栅 ； 在所述伪栅的侧壁 表面外延形成第一侧墙 ； 以所述伪栅和所述第一 侧墙为掩膜刻蚀所述保护材料层， 形成保护层， 所 述保护层的宽度大于所述伪栅的宽度 ； 在所述第 一侧墙的侧壁表面外延形成第二侧墙 ； 以所述伪 栅和第二侧墙为掩膜刻蚀所述栅介质材料层， 形 成栅介质层， 所述栅介质层的宽度大于所述保护 层的宽度。 本发明所形成的栅极中栅介质层、 保护 层和伪栅呈阶梯状结构， 性能佳。 (51)Int.Cl. 权利要求书 2 页 说明书 9 页 附图 8 页 。
3、(19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书9页 附图8页 (10)申请公布号 CN 104103505 A CN 104103505 A 1/2 页 2 1. 一种栅极的形成方法， 其特征在于， 包括 ： 提供半导体衬底， 所述半导体衬底表面具有栅介质材料层， 所述栅介质材料层上具有 保护材料层， 所述保护材料层上具有伪栅材料层 ； 刻蚀所述伪栅材料层， 在所述保护材料层上形成伪栅 ； 在所述伪栅的侧壁表面外延形成第一侧墙 ； 以所述伪栅和所述第一侧墙为掩膜刻蚀所述保护材料层， 直至暴露出所述栅介质材料 层， 形成保护层， 所述保护层的宽度大于所述伪栅的。
4、宽度 ； 在所述第一侧墙的侧壁表面外延形成第二侧墙 ； 以所述伪栅和第二侧墙为掩膜刻蚀所述栅介质材料层， 直至暴露出所述半导体衬底表 面， 形成栅介质层， 所述栅介质层的宽度大于所述保护层的宽度 ； 去除所述第二侧墙和所述第一侧墙。 2. 如权利要求 1 所述的栅极的形成方法， 其特征在于， 所述第一侧墙和所述第二侧墙 的材料为硅锗。 3. 如权利要求 2 所述的栅极的形成方法， 其特征在于， 去除所述第二侧墙和所述第一 侧墙的工艺为湿法刻蚀， 所述湿法刻蚀采用 NH4NO3HCl 溶液、 或者 NH4NO3HCl 和 H2O2 的混合溶液。 4. 如权利要求 1 所述的栅极的形成方法， 其特。
5、征在于， 在所述伪栅的侧壁表面外延形 成第一侧墙、 以及在所述第一侧墙的侧壁表面外延形成第二侧墙采用选择性外延工艺。 5. 如权利要求 1 所述的栅极的形成方法， 其特征在于， 所述第一侧墙和所述第二侧墙 的宽度范围为 1 埃 50 埃。 6. 如权利要求 1 所述的栅极的形成方法， 其特征在于， 所述第一侧墙的宽度与所述第 二侧墙的宽度相等或者不相等。 7. 如权利要求 1 所述的栅极的形成方法， 其特征在于， 还包括在所述伪栅材料层上形 成硬掩膜层， 且在刻蚀所述伪栅材料层的同时刻蚀所述硬掩膜层。 8. 如权利要求 1 所述的栅极的形成方法， 其特征在于， 所述伪栅材料层为多晶硅层， 所 。
6、述保护材料层为氮化钛层。 9. 如权利要求 1 所述的栅极的形成方法， 其特征在于， 所述栅介质材料层为高介电常 数材料， 所述高介电常数材料为 HfO2、 ZrO2、 Al2O3、 HfSiO、 HfSiON、 HfTaO 和 HfZrO 中的一种 或几种。 10. 如权利要求 1 所述的栅极的形成方法， 其特征在于， 还包括， 在去除所述第二侧墙 和所述第一侧墙之后， 在所述伪栅、 保护层和栅介质层两侧形成第三侧墙 ； 去除所述伪栅， 形成开口 ； 在所述开口内形成金属栅极。 11. 一种栅极的形成方法， 其特征在于， 包括 ： 提供半导体衬底， 所述半导体衬底具有第一区域和第二区域， 所。
7、述半导体衬底表面具 有栅介质材料层， 所述栅介质材料层上具有保护材料层， 所述保护材料层上具有伪栅材料 层 ； 刻蚀所述伪栅材料层， 在所述半导体衬底第一区域的保护材料层上形成第一伪栅， 在 所述半导体衬底第二区域的保护材料层上形成第二伪栅 ； 在所述第一伪栅的侧壁表面外延形成第一侧墙， 在所述第二伪栅的侧壁表面外延形成 权 利 要 求 书 CN 104103505 A 2 2/2 页 3 第二侧墙 ； 以所述第一伪栅、 所述第一侧墙、 所述第二伪栅和所述第二侧墙为掩膜刻蚀所述保护 材料层， 直至暴露出所述栅介质材料层， 在第一区域的栅介质材料层上形成第一保护层， 在 第二区域的栅介质材料层上。
8、形成第二保护层， 所述第一保护层的宽度大于所述第一伪栅的 宽度， 所述第二保护层的宽度大于所述第二伪栅的宽度 ； 形成覆盖所述第一区域的阻挡层， 去除所述第二侧墙 ； 去除所述阻挡层， 在所述第一侧墙的侧壁表面外延形成第三侧墙， 在所述第二伪栅的 侧壁表面外延形成第四侧墙 ； 以所述第一伪栅、 第一侧墙、 第三侧墙、 第二伪栅和第四侧墙为掩膜刻蚀所述栅介质材 料层， 直至暴露出所述半导体衬底表面， 在第一区域形成第一栅介质层， 在第二区域形成第 二栅介质层， 所述第一栅介质层的宽度大于所述第一保护层的宽度， 所述第二栅介质层的 宽度大于所述第二保护层的宽度 ； 去除所述第一侧墙、 所述第三侧墙。
9、和所述第四侧墙。 12. 如权利要求 11 所述的栅极的形成方法， 其特征在于， 所述第一侧墙、 第二侧墙、 第 三侧墙和第四侧墙的材料为硅锗。 13. 如权利要求 12 所述的栅极的形成方法， 其特征在于， 去除所述第二侧墙、 以及去 除所述第一侧墙、 所述第三侧墙和所述第四侧墙的工艺为湿法刻蚀， 所述湿法刻蚀采用 NH4NO3HCl 溶液、 或者 NH4NO3HCl 和 H2O2的混合溶液。 14. 如权利要求 11 所述的栅极的形成方法， 其特征在于， 形成所述第一侧墙、 所述第二 侧墙、 所述第三侧墙和所述第四侧墙的工艺为选择性外延工艺。 15. 如权利要求 11 所述的栅极的形成方法。
10、， 其特征在于， 所述第一侧墙、 所述第二侧 墙、 所述第三侧墙和所述第四侧墙的宽度范围为 1 埃 50 埃。 16. 如权利要求 11 所述的栅极的形成方法， 其特征在于， 所述第一侧墙的宽度与所述 第三侧墙的宽度相等或者不相等， 所述第二侧墙的宽度与所述第四侧墙的宽度相等或者不 相等。 17. 如权利要求 11 所述的栅极的形成方法， 其特征在于， 还包括在所述伪栅材料层上 形成硬掩膜层， 且在刻蚀所述伪栅材料层的同时刻蚀所述硬掩膜层。 18. 如权利要求 11 所述的栅极的形成方法， 其特征在于， 所述伪栅材料层为多晶硅层， 所述保护材料层为氮化钛层。 19. 如权利要求 11 所述的栅。
11、极的形成方法， 其特征在于， 所述栅介质材料层为高介电 常数材料， 所述高介电常数材料为 HfO2、 ZrO2、 Al2O3、 HfSiO、 HfSiON、 HfTaO 和 HfZrO 中的一 种或几种。 20. 如权利要求 11 所述的栅极的形成方法， 其特征在于， 还包括， 在去除所述第一侧 墙、 所述第三侧墙和所述第四侧墙之后， 在所述第一伪栅、 第一保护层和第一栅介质层两侧 形成第五侧墙， 在所述第二伪栅、 第二保护层和第二栅介质层两侧形成第六侧墙 ； 去除所述 第一伪栅， 形成第一开口， 去除所述第二伪栅， 形成第二开口 ； 在所述第一开口内形成第一 金属栅极， 在所述第二开口内形成。
12、第二金属栅极。 权 利 要 求 书 CN 104103505 A 3 1/9 页 4 栅极的形成方法 技术领域 0001 本发明涉及半导体技术领域， 尤其涉及一种栅极的形成方法。 背景技术 0002 随着半导体器件的特征尺寸越来越小， 核心器件所占用面积也相应减小， 导致单 位面积的能量密度大幅增加， 漏电流问题更加凸显。因此在 45 纳米节点以下的工艺中， 传统的以二氧化硅材料作为栅介质层的工艺已经遇到瓶颈， 无法满足半导体器件的工艺需 求。为解决上述问题， 目前普遍采用高介电常数 （高 K） 介质材料作为栅介质层， 然后， 在所 述栅介质层上形成金属材料的栅电极， 构成高 K 金属栅 （H。
13、KMG） 结构， 以减小漏电流。 0003 请参考图 1， 图 1 为现有技术形成的高 K 金属栅的剖面结构示意图， 包括 ： 半导体 衬底 100 ； 位于所述半导体衬底 100 上的栅介质层 101 ； 位于所述栅介质层 101 上的保护层 102 ； 位于所述保护层 102 上的伪栅 103。后续形成覆盖所述栅介质层 101、 保护层 102 和伪 栅103的介质层 （未图示） ， 所述介质层的顶表面与所述伪栅103的顶表面齐平 ； 去除所述伪 栅 103， 形成开口 （未图示） ； 在所述开口内填充金属材料， 形成金属栅极 （未图示） 。但是在后 续的高温过程中， 例如在源区和漏区离子。
14、注入后的杂质激活过程或薄膜沉积过程中， 所述 栅介质层 101、 所述保护层 102 和所述伪栅 103 会发生不同程度的收缩， 导致所述栅介质层 101 的宽度小于所述伪栅 103 的宽度， 影响后续形成金属栅极的形貌， 进而导致 MOS 晶体管 性能不佳。 发明内容 0004 本发明解决的问题是现有技术形成的栅极在热处理过程后栅介质层的宽度小于 伪栅的宽度。 0005 为解决上述问题， 本发明提供了一种栅极的形成方法， 包括 ： 提供半导体衬底， 所 述半导体衬底表面具有栅介质材料层， 所述栅介质材料层上具有保护材料层， 所述保护材 料层上具有伪栅材料层 ； 刻蚀所述伪栅材料层， 在所述保。
15、护材料层上形成伪栅 ； 在所述伪 栅的侧壁表面外延形成第一侧墙 ； 以所述伪栅和所述第一侧墙为掩膜刻蚀所述保护材料 层， 直至暴露出所述栅介质材料层， 形成保护层， 所述保护层的宽度大于所述伪栅的宽度 ； 在所述第一侧墙的侧壁表面外延形成第二侧墙 ； 以所述伪栅和第二侧墙为掩膜刻蚀所述栅 介质材料层， 直至暴露出所述半导体衬底表面， 形成栅介质层， 所述栅介质层的宽度大于所 述保护层的宽度 ； 去除所述第二侧墙和所述第一侧墙。 0006 可选的， 所述第一侧墙和所述第二侧墙的材料为硅锗。 0007 可选的， 去除所述第二侧墙和所述第一侧墙的工艺为湿法刻蚀， 所述湿法刻蚀采 用 NH4NO3HC。
16、l 溶液、 或者 NH4NO3HCl 和 H2O2的混合溶液。 0008 可选的， 在所述伪栅的侧壁表面外延形成第一侧墙、 以及在所述第一侧墙的侧壁 表面外延形成第二侧墙采用选择性外延工艺。 0009 可选的， 所述第一侧墙和所述第二侧墙的宽度范围为 1 埃 50 埃。 说 明 书 CN 104103505 A 4 2/9 页 5 0010 可选的， 所述第一侧墙的宽度与所述第二侧墙的宽度相等或者不相等。 0011 可选的， 还包括在所述伪栅材料层上形成硬掩膜层， 且在刻蚀所述伪栅材料层的 同时刻蚀所述硬掩膜层。 0012 可选的， 所述伪栅材料层为多晶硅层， 所述保护材料层为氮化钛层。 00。
17、13 可选的， 所述栅介质材料层为高介电常数材料， 所述高介电常数材料为HfO2、 ZrO2、 Al2O3、 HfSiO、 HfSiON、 HfTaO 和 HfZrO 中的一种或几种。 0014 可选的， 还包括， 在去除所述第二侧墙和所述第一侧墙之后， 在所述伪栅、 保护层 和栅介质层两侧形成第三侧墙 ； 去除所述伪栅， 形成开口 ； 在所述开口内形成金属栅极。 0015 本发明还提供了一种栅极的形成方法， 包括 ： 提供半导体衬底， 所述半导体衬底具 有第一区域和第二区域， 所述半导体衬底表面具有栅介质材料层， 所述栅介质材料层上具 有保护材料层， 所述保护材料层上具有伪栅材料层 ； 刻蚀。
18、所述伪栅材料层， 在所述半导体衬 底第一区域的保护材料层上形成第一伪栅， 在所述半导体衬底第二区域的保护材料层上形 成第二伪栅 ； 在所述第一伪栅的侧壁表面外延形成第一侧墙， 在所述第二伪栅的侧壁表面 外延形成第二侧墙 ； 以所述第一伪栅、 所述第一侧墙、 所述第二伪栅和所述第二侧墙为掩膜 刻蚀所述保护材料层， 直至暴露出所述栅介质材料层， 在第一区域的栅介质材料层上形成 第一保护层， 在第二区域的栅介质材料层上形成第二保护层， 所述第一保护层的宽度大于 所述第一伪栅的宽度， 所述第二保护层的宽度大于所述第二伪栅的宽度 ； 形成覆盖所述第 一区域的掩膜层， 去除所述第二侧墙 ； 去除所述阻挡层。
19、， 在所述第一侧墙的侧壁表面外延形 成第三侧墙， 在所述第二伪栅的侧壁表面外延形成第四侧墙 ； 以所述第一伪栅、 第一侧墙、 第三侧墙、 第二伪栅和第四侧墙为掩膜刻蚀所述栅介质材料层， 直至暴露出所述半导体衬 底表面， 在第一区域形成第一栅介质层， 在第二区域形成第二栅介质层， 所述第一栅介质层 的宽度大于所述第一保护层的宽度， 所述第二栅介质层的宽度大于所述第二保护层的宽 度 ； 去除所述第一侧墙、 所述第三侧墙和所述第四侧墙。 0016 可选的， 所述第一侧墙、 第二侧墙、 第三侧墙和第四侧墙的材料为硅锗。 0017 可选的， 去除所述第二侧墙、 以及去除所述第一侧墙、 所述第三侧墙和所述。
20、第四侧 墙的工艺为湿法刻蚀， 所述湿法刻蚀采用 NH4NO3HCl 溶液、 或者 NH4NO3HCl 和 H2O2的 混合溶液。 0018 可选的， 形成所述第一侧墙、 所述第二侧墙、 所述第三侧墙和所述第四侧墙的工艺 为选择性外延工艺。 0019 可选的， 所述第一侧墙、 所述第二侧墙、 所述第三侧墙和所述第四侧墙的宽度范围 为 1 埃 50 埃。 0020 可选的， 所述第一侧墙的宽度与所述第三侧墙的宽度相等或者不相等， 所述第二 侧墙的宽度与所述第四侧墙的宽度相等或者不相等。 0021 可选的， 还包括在所述伪栅材料层上形成硬掩膜层， 且在刻蚀所述伪栅材料层的 同时刻蚀所述硬掩膜层。 0。
21、022 可选的， 所述伪栅材料层为多晶硅层， 所述保护材料层为氮化钛层。 0023 可选的， 所述栅介质材料层为高介电常数材料， 所述高介电常数材料为HfO2、 ZrO2、 Al2O3、 HfSiO、 HfSiON、 HfTaO 和 HfZrO 中的一种或几种。 0024 可选的， 还包括， 在去除所述第一侧墙、 所述第三侧墙和所述第四侧墙之后， 在所 说 明 书 CN 104103505 A 5 3/9 页 6 述第一伪栅、 第一保护层和第一栅介质层两侧形成第五侧墙， 在所述第二伪栅、 第二保护层 和第二栅介质层两侧形成第六侧墙 ； 去除所述第一伪栅， 形成第一开口， 去除所述第二伪 栅， 。
22、形成第二开口 ； 在所述第一开口内形成第一金属栅极， 在所述第二开口内形成第二金属 栅极。 0025 与现有技术相比， 本发明的技术方案具有以下优点 ： 0026 本发明第一实施例的栅极的形成方法中， 在伪栅的侧壁表面外延形成第一侧墙， 以所述伪栅和第一侧墙为掩膜刻蚀保护材料层， 所形成的保护材料层的宽度大于所述伪栅 的宽度 ； 再在所述第一侧墙的侧壁表面外延形成第二侧墙， 以所述伪栅和第二侧墙为掩膜 刻蚀栅介质材料层， 所形成的栅介质层的宽度大于所述保护层的宽度。 所述栅介质层、 保护 层和伪栅形成阶梯状结构， 可以在后续的热处理过程中， 防止由于所述栅介质层和所述保 护层的收缩率大于所述伪。
23、栅的收缩率而导致的所述栅介质层和所述保护层的宽度小于所 述伪栅的宽度。 另外， 采用外延工艺形成第一侧墙和第二侧墙， 所述第一侧墙和第二侧墙的 宽度和形成位置容易控制， 且不会对栅介质材料层造成损伤。 0027 本发明第二实施例的栅极的形成方法中， 在第一伪栅的侧壁表面外延形成第一侧 墙， 在第二伪栅的侧壁表面外延形成第二侧墙， 以所述第一伪栅、 第一侧墙、 第二伪栅和第 二侧墙为掩膜刻蚀保护材料层， 形成第一保护层和第二保护层， 所述第一保护层的宽度大 于所述第一伪栅的宽度， 所述第二保护层的宽度大于所述第二伪栅的宽度 ； 再去除所述第 二侧墙， 在所述第一侧墙的侧壁表面外延形成第三侧墙， 。
24、在所述第二伪栅的侧壁表面外延 形成第四侧墙， 刻蚀所述栅介质材料层， 形成第一栅介质层和第二栅介质层， 在所述第一伪 栅和第二伪栅两侧分别形成阶梯状结构的保护层和栅介质层， 可以在后续的热处理过程 中， 防止由于所述栅介质层和所述保护层的收缩率大于所述伪栅的收缩率而导致的所述栅 介质层和所述保护层的宽度小于所述伪栅的宽度。另外， 由于在形成第三侧墙和第四侧墙 之前， 去除了位于第二伪栅侧壁表面的第二侧墙， 使得所述第一栅介质层凸出于所述第一 保护层部分的宽度与第二栅介质层凸出于所述第二保护层部分的宽度不相等， 可以满足不 同的工艺需求。 附图说明 0028 图 1 是现有技术形成的高 K 金属。
25、栅的剖面结构示意图 ； 0029 图 2 至图 8 是本发明第一实施例的栅极的形成过程的剖面结构示意图 ； 0030 图 9 至图 16 是本发明第二实施例的栅极的形成过程的剖面结构示意图。 具体实施方式 0031 由背景技术可知， 现有技术形成的栅极在热处理过程后栅介质层的宽度小于伪栅 的宽度。 0032 请继续参考图 1， 本发明的发明人通过研究现有技术形成栅极的方法， 发现现有技 术形成的栅极在热处理过程后栅介质层的宽度小于伪栅的宽度的主要原因是， 在形成栅介 质层 101、 保护层 102 和伪栅 103 的过程中， 所述栅介质层 101、 保护层 102 和伪栅 103 的宽 度相同。
26、， 侧壁对齐 ； 但是由于所述栅介质层 101、 所述保护层 102 和所述伪栅 103 的材料不 同， 在热处理过程中的收缩率也会不同 ； 当所述栅介质层 101 为高介电常数材料， 所述保护 说 明 书 CN 104103505 A 6 4/9 页 7 层102为氮化钛， 所述伪栅103为多晶硅时， 高介电常数材料和氮化钛的收缩率大于多晶硅 材料的收缩， 如图 1 所示， 在热处理过程后， 导致所述栅介质层 101、 所述保护层 102 和所述 伪栅 103 的侧壁不垂直， 所述栅介质层 101 和所述保护层 102 的宽度小于所述伪栅 103 的 宽度， 影响后续形成的金属栅极的形貌， 。
27、导致 MOS 晶体管的性能不佳。 0033 基于以上研究， 本发明的发明人提出一种栅极的形成方法， 在一实施例中在伪栅 的侧壁表面外延形成第一侧墙， 以所述伪栅和第一侧墙为掩膜刻蚀保护材料层， 所形成的 保护材料层的宽度大于所述伪栅的宽度 ； 再在所述第一侧墙的侧壁表面外延形成第二侧 墙， 以所述伪栅和第二侧墙为掩膜刻蚀栅介质材料层， 所形成的栅介质层的宽度大于所述 保护层的宽度。所述栅介质层、 保护层和伪栅形成阶梯状结构， 可以在后续的热处理过程 中， 防止由于所述栅介质层和所述保护层的收缩率大于所述伪栅的收缩率而导致的所述栅 介质层和所述保护层的宽度小于所述伪栅的宽度。在另一实施例中， 第。
28、一伪栅的侧壁表面 外延形成第一侧墙， 在第二伪栅的侧壁表面外延形成第二侧墙， 以所述第一伪栅、 第一侧 墙、 第二伪栅和第二侧墙为掩膜刻蚀保护材料层， 形成第一保护层和第二保护层， 所述第一 保护层的宽度大于所述第一伪栅的宽度， 所述第二保护层的宽度大于所述第二伪栅的宽 度 ； 再去除所述第二侧墙， 在所述第一侧墙的侧壁表面外延形成第三侧墙， 在所述第二伪栅 的侧壁表面外延形成第四侧墙， 刻蚀所述栅介质材料层， 形成第一栅介质层和第二栅介质 层， 在第一伪栅和第二伪栅两侧分别形成阶梯状结构的保护层和栅介质层， 可以在后续的 热处理过程中， 防止由于所述栅介质层和所述保护层的收缩率大于所述伪栅的。
29、收缩率而导 致的所述栅介质层和所述保护层的宽度小于所述伪栅的宽度 ； 另外， 由于在形成第三侧墙 和第四侧墙之前， 去除了位于第二伪栅侧壁表面的第二侧墙， 使得所述第一栅介质层凸出 于所述第一保护层部分的宽度与第二栅介质层凸出于所述第二保护层部分的宽度不相等， 可以满足不同的工艺需求。 0034 为使本发明的上述目的、 特征和优点能够更为明显易懂， 下面结合附图对本发明 的具体实施例做详细的说明。需要说明的是， 提供这些附图的目的是有助于理解本发明的 实施例， 而不应解释为对本发明的不当的限制。 为了更清楚起见， 图中所示尺寸并未按比例 绘制， 可能会做放大、 缩小或其他改变。 0035 第一。
30、实施例 0036 图 2 至图 8 是本发明第一实施例的栅极的形成过程的剖面结构示意图。 0037 请参考图 2， 提供半导体衬底 200， 所述半导体衬底 200 表面具有栅介质材料层 210， 所述栅介质材料层210上具有保护材料层220， 所述保护材料层220上具有伪栅材料层 230。 0038 所述半导体衬底200可以是硅或者绝缘体上硅 （SOI） ， 所述半导体衬底200也可以 是锗、 硅锗、 砷化镓或者绝缘体上锗。本实施例中， 所述半导体衬底 200 为硅衬底。所述半 导体衬底 200 作为后续工艺的工作平台。 0039 所述半导体衬底 200 表面具有栅介质材料层 210， 所述。
31、栅介质材料层 210 为高介 电常数材料， 所述高介电常数材料为 HfO2、 ZrO2、 Al2O3、 HfSiO、 HfSiON、 HfTaO 和 HfZrO 中的 一种或几种。所述栅介质材料层 210 上具有保护材料层 220， 本实施例中， 所述保护材料层 220 为氮化钛层。所述保护材料层 220 上具有伪栅材料层 230， 本实施例中， 所述伪栅材料 层为多晶硅层。 所述保护材料层220用于在后续工艺中保护所述栅介质材料层210， 可以防 说 明 书 CN 104103505 A 7 5/9 页 8 止所述伪栅材料层230中的杂质扩散进入所述栅介质材料层210。 在后续工艺中， 刻蚀。
32、所述 伪栅材料层 230、 保护材料层 220 和栅介质材料层 210， 形成伪栅、 保护层和栅介质层， 在形 成层间介质层后再去除所述伪栅， 在原伪栅位置形成金属栅极， 形成高 K 金属栅结构， 有利 于提高晶体管的击穿电压、 减小漏电流， 提高晶体管性能。在后续工艺去除伪栅的过程中， 氮化钛保护层可以去除或者不去除， 氮化钛可以作为功函数层的一部分。 0040 本实施例中， 还在所述伪栅材料层230上形成硬掩膜层240。 所述硬掩膜层240的 材料为氧化硅、 氮化硅或者氮氧化硅， 形成所述硬掩膜层 240 的工艺为化学气相沉积。在后 续刻蚀所述伪栅材料层230形成伪栅的同时刻蚀所述硬掩膜层。
33、240， 所述硬掩膜层240可以 保护所述伪栅。 0041 请参考图 3， 刻蚀所述伪栅材料层 230（参考图 2） ， 在所述保护材料层 220 上形成 伪栅 231。 0042 本实施例中， 所述伪栅材料层 230 上形成有硬掩膜层 240， 因此在刻蚀所述伪栅材 料层230的同时刻蚀所述硬掩膜层240。 所述刻蚀工艺包括 ： 在所述硬掩膜层240上形成图 形化的光刻胶层 （未图示） ， 所述图形化的光刻胶层与待形成伪栅的位置相对应 ； 以所述图 形化的光刻胶层为掩膜， 采用干法刻蚀工艺刻蚀所述硬掩膜层 240 和所述伪栅材料层 230， 直至暴露出所述保护材料层 220 表面， 在所述保。
34、护材料层 220 上形成伪栅 231 ； 去除所述图 形化的光刻胶层。由于所述伪栅材料层 230 上具有硬掩膜层 240， 在刻蚀所述伪栅材料层 230 形成伪栅 231 的过程中， 所述硬掩膜层 240 保护所述伪栅 231 的顶表面， 减少了对所述 伪栅 231 顶部侧壁的横向刻蚀， 使所述伪栅 231 的侧壁陡直， 形貌良好。 0043 请参考图 4， 在所述伪栅 231 的侧壁表面外延形成第一侧墙 232。 0044 在所述伪栅 231 的侧壁表面外延形成第一侧墙 232 采用选择性外延工艺。所述选 择性外延工艺可以为分子束外延 （MBE） 或者超高真空化学气相沉积 （UHVCVD） 。
35、。所述选择性 外延工艺通过调节外延参数， 利用外延材料在硅或者多晶硅表面的吸附大于在氧化物或者 氮化物表面的吸附来实现外延生长的选择性， 在硅或者多晶硅表面形成具有相同或者类似 晶格排列的材料。本实施例中， 所述伪栅 231 的材料为多晶硅， 采用超高真空化学气相沉积 工艺在所述伪栅231侧壁表面形成第一侧墙232， 所述第一侧墙232的材料为硅锗。 形成所 述第一侧墙 232 的工艺参数为 ： 反应气体包括硅源气体和锗源气体， 所述硅源气体为 SiH4 或 SiH2Cl2， 流量为 1sccm 1000sccm ； 所述锗源气体为 GeH4， 流量为 1sccm 1000sccm ； 反 应。
36、温度为 500 800 摄氏度 ； 反应气压为 1 100Torr。 0045 由于所述硬掩膜层 240 为氧化硅、 氮化硅或者氮氧化硅， 所述保护层 220 为氮化 钛， 所述伪栅 231 的材料为多晶硅。因此在采用选择性外延工艺形成硅锗时， 可以使硅锗材 料仅形成于所述伪栅 231 的侧壁表面， 而不会形成于所述硬掩膜层 240 和所述保护层 220 表面。另外， 所述第一侧墙 232 的宽度 a 可以通过选择性外延工艺的外延速率和外延时间 控制， 使所述第一侧墙 232 的宽度 a 可以精确控制。本实施例中， 所述第一侧墙 232 的宽度 a 的范围为 1 埃 50 埃。后续工艺以所述第。
37、一侧墙 232 和伪栅 231 为掩膜刻蚀所述保护材 料层 220， 形成保护层， 所述保护层的宽度也精确可控。 0046 请参考图 5， 以所述伪栅 231 和所述第一侧墙 232 为掩膜刻蚀所述保护材料层 220 （参考图 4） ， 直至暴露出所述栅介质材料层 210， 形成保护层 221， 所述保护层 221 的宽度大 于所述伪栅 231 的宽度。 说 明 书 CN 104103505 A 8 6/9 页 9 0047 本实施例中， 以所述第一侧墙 232、 伪栅 231 和位于所述伪栅 231 顶表面的硬掩膜 层 240 为掩膜， 采用各向异性的干法刻蚀工艺刻蚀所述保护层 220， 直。
38、至暴露出所述栅介质 材料层 210， 形成保护层 221。所述保护层 221 沿所述半导体衬底 200 平面方向凸出于所述 伪栅 231 部分的宽度即为所述第一侧墙 232 的宽度 a。 0048 所述保护层 221 的宽度大于所述伪栅 231 的宽度， 可以防止在后续的热处理过程 后， 由于所述保护层 221 的收缩率大于所述伪栅 231 的收缩率而导致所述保护层 221 的宽 度小于所述伪栅231的宽度。 由于所述第一侧墙232的宽度可以精确控制， 所述保护层221 的宽度大于所述伪栅 231 的宽度的值也可以精确调节。 0049 请参考图 6， 在所述第一侧墙 232 的侧壁表面外延形成。
39、第二侧墙 222。 0050 在所述第一侧墙 232 的侧壁表面外延形成第二侧墙 222 采用选择性外延工艺， 所 述第二侧墙 222 的材料为硅锗。形成所述第二侧墙 222 的工艺可参考上述形成第一侧墙 232 的工艺， 在此不再赘述。需要说明的是， 在所述第一侧墙 232 侧壁表面外延硅锗材料形 成第二侧墙 222 的过程中， 所述硅锗材料也会形成于所述第一侧墙 232 的顶表面之上， 另 外， 随着硅锗材料厚度的增加， 硅锗材料会沿垂直于所述半导体衬底 200 表面的方向生长， 由于所述保护层 221 的厚度较薄， 所述硅锗材料还会覆盖所述保护层 221 的侧壁表面。因 此， 本实施例中。
40、， 所述第二侧墙 222 覆盖所述第一侧墙 232 的顶表面和所述保护层 221 的侧 壁表面。所述第二侧墙 222 的宽度 b 也可以通过所述选择性外延工艺的外延速率和外延时 间精确控制， 本实施例中， 所述第二侧墙 222 的宽度 b 的范围为 1 埃 50 埃， 所述第二侧墙 222 的宽度 b 与所述第一侧墙 232 的宽度 a 可以相等或者不相等。后续工艺中以所述第二 侧墙 222、 第一侧墙 232 和伪栅 231 为掩膜刻蚀所述栅介质材料层 210， 形成栅介质层。 0051 请参考图 7， 以所述伪栅 231 和所述第二侧墙 222 为掩膜刻蚀所述栅介质材料层 210（参考图 。
41、6） ， 直至暴露出所述半导体衬底 200 表面， 形成栅介质 211， 所述栅介质层 211 的宽度大于所述保护层 221 的宽度。 0052 本实施例中， 以所述第二侧墙 222、 第一侧墙 232、 伪栅 231 和位于所述伪栅 231 顶 表面的硬掩膜层 240 为掩膜， 采用各向异性的干法刻蚀工艺刻蚀所述栅介质材料层 210， 直 至暴露出所述半导体衬底 200， 形成栅介质层 211。所述栅介质层 211 凸出于所述保护层 221 部分的宽度即为所述第二侧墙 222 的宽度 b。 0053 所述栅介质层 211 的宽度大于所述保护层 221 的宽度， 所述保护层 221 的宽度大 。
42、于所述伪栅 231 的宽度， 使所述栅介质层 211、 保护层 221 和伪栅 231 形成阶梯状 （Ladder shaped） 结构。通过调节所述第一侧墙 232 的宽度 a 和所述第二侧墙 222 的宽度 b， 可以防 止在后续的热处理过程后， 由于所述栅介质层 211 和所述保护层 221 的收缩率大于所述伪 栅 231 的收缩率而导致所述栅介质层 211 和所述保护层 221 的宽度小于所述伪栅 231 的宽 度， 有利于提高晶体管性能。所述第一侧墙 232 的宽度 a 和所述第二侧墙 222 的宽度 b 的 具体数值可以根据所述保护层221和所述栅介质层211的材料以及其在热处理过。
43、程中的收 缩率来确定。 0054 请参考图 8， 去除所述第二侧墙 222 和所述第一侧墙 232（参考图 7） 。 0055 去除所述第二侧墙 222 和所述第一侧墙 232 的工艺为湿法刻蚀。本实施例中， 所 述湿法刻蚀采用 NH4NO3HCl 溶液、 或者 NH4NO3HCl 和 H2O2的混合溶液， 溶液温度为 50 摄氏度。所述 NH4NO3HCl 溶液、 或者 NH4NO3HCl 和 H2O2的混合溶液对硅锗材料的 说 明 书 CN 104103505 A 9 7/9 页 10 刻蚀速率远大于硅材料， 因此， 在去除所述第二侧墙 222 和所述第一侧墙 232 的过程中， 对 所述。
44、伪栅 231 的损伤较小。在去除所述第二侧墙 222 和所述第一侧墙 232 后， 暴露出所述 伪栅 231 的侧壁表面、 部分所述保护层 221 的顶表面和部分所述栅介质层 211 的顶表面。 0056 后续， 在所述伪栅、 保护层和栅介质层的两侧形成第三侧墙 ； 在所述伪栅两侧的半 导体衬底内形成源区和漏区 ； 去除所述伪栅， 形成开口 ； 在所述开口内形成金属栅极， 形成 高 K 金属栅结构。具体工艺步骤可参考现有工艺， 在此不再赘述。 0057 第二实施例 0058 图 9 至图 16 是本发明第二实施例的栅极的形成过程的剖面结构示意图。 0059 请参考图 9， 提供半导体衬底 30。
45、0， 所述半导体衬底 300 具有第一区域和第二区 域， 所述半导体衬底 300 表面具有栅介质材料层 310， 所述栅介质材料层上具有保护材料 层 320， 所述保护材料层 320 上具有伪栅材料层 330。 0060 本实施例中， 所述伪栅材料层 330 为多晶硅层， 所述保护层 320 的材料为氮化钛 层， 所述栅介质材料层 310 为高介电常数材料， 所述高介电常数材料为 HfO2、 ZrO2、 Al2O3、 HfSiO、 HfSiON、 HfTaO 和 HfZrO 中的一种或几种。本实施例中， 还在所述伪栅材料层 330 上 形成硬掩膜层 340， 在后续刻蚀所述伪栅材料层 330 。
46、的同时刻蚀所述硬掩膜层 340。详细介 绍可参考第一实施例对应内容， 在此不再赘述。 0061 请参考图 10， 刻蚀所述伪栅材料层 330 （参考图 9） ， 在所述半导体衬底 300 的第一 区域的保护材料层 320 上形成第一伪栅 331a， 在所述半导体衬底 300 的第二区域的保 护材料层 320 上形成第二伪栅 331b。 0062 本实施例中， 所述伪栅材料层 330 上形成有硬掩膜层 340， 因此在刻蚀所述伪栅材 料层 330 的同时刻蚀所述硬掩膜层 340。所述硬掩膜层 340 保护所述第一伪栅 331a 和第二 伪栅 331b 的顶表面， 减少了刻蚀过程中对所述第一伪栅 。
47、331a 和第二伪栅 331b 顶部侧壁的 横向刻蚀， 使所述第一伪栅 331a 和第二伪栅 331b 的侧壁陡直， 形貌良好。本实施例中， 所 述第一伪栅 331a 与第二伪栅 331b 的宽度不等， 在其他实施例中， 所述第一伪栅 331a 与第 二伪栅 331b 的宽度也可以相等。 0063 请参考图11， 在所述第一伪栅331a的侧壁表面外延形成第一侧墙332a， 在所述第 二伪栅 331b 的侧壁表面外延形成第二侧墙 332b。 0064 在所述第一伪栅 331a 的侧壁表面外延形成第一侧墙 332a， 和在所述第二伪栅 331b 的侧壁表面外延形成第二侧墙 332b 采用选择性外延。
48、工艺。所述选择性外延工艺可以 为分子束外延或者超高真空化学气相沉积。所述第一侧墙 332a 和第二侧墙 332b 的材料为 硅锗。所述第一侧墙 332a 的宽度 a 的范围为 1 埃 50 埃， 所述第二侧墙 332b 的宽度 b 的 范围为 1 埃 50 埃。具体的选择性外延工艺参数请参考第一实施例， 在此不再赘述。 0065 本实施例中， 在所述第一伪栅 331a 的侧壁表面外延形成第一侧墙 332a， 和在所述 第二伪栅 331b 的侧壁表面外延形成第二侧墙 332b 在同一外延工艺中形成。因此所述第一 侧墙 332a 的宽度 a 与第二侧墙 332b 的宽度 b 相等。在其他实施例中，。
49、 所述第一侧墙 332a 与第二侧墙 332a 也可以在不同的外延工艺中形成， 以形成具有不同宽度的第一侧墙 332a 和第二侧墙 332b。由于所述第一侧墙 332a 的宽度 a 和第二侧墙 332b 的宽度 b 可以通过外 延工艺精确控制， 后续工艺中以所述第一侧墙 332a 和所述第二侧墙 332b 为掩膜刻蚀所述 第一保护层， 形成第一保护层和第二保护层， 所述第一保护层和所述第二保护层的宽度也 说 明 书 CN 104103505 A 10 8/9 页 11 可以精确控制。 0066 请参考图 12， 以所述第一伪栅 331a、 所述第一侧墙 332a、 所述第二伪栅 331b 和第 二侧墙332b为掩膜刻蚀所述保护材料层320， 直至暴露出所述栅介质材料层310， 在第一区 域的栅介质材料层 310 上形成第一保护层 321a， 在第二区域的栅介质材料层 310 上形 成第二保护层321b， 所述第一保护层321a的宽度。