用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法.pdf

本发明涉及用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法。刻面本征缓冲半导体材料通过选择性外延而淀积在源极沟槽和漏极沟槽的侧壁上。刻面邻接栅极隔离片的外部侧壁在其处邻接源极沟槽或漏极沟槽的侧壁的每条边缘。随后淀积掺杂的半导体材料，以填充源极沟槽和漏极沟槽。掺杂的半导体材料可以淀积成使得本征缓冲半导体材料的刻面延伸并且所淀积的掺杂的半导体材料的内部侧壁在源极沟槽和漏极沟槽每一个当中融合。掺杂的半导体材料可以随后向上生长。刻面本征缓冲半导体材料部分允许掺杂剂在刻面角落附近更大的向外扩散，同时抑制掺杂剂在统一宽度的区域中扩散，由此抑制短通道效应。

权利要求书1.  一种形成半导体结构的方法，包括：在半导体衬底中形成具有垂直侧壁的沟槽，其中所述垂直侧壁从所述半导体衬底的顶表面向下延伸；通过第一选择性外延工艺在所述沟槽中淀积应力生成半导体材料，其中所述应力生成半导体材料的刻面表面和所述垂直侧壁在边缘邻接；及通过原位掺杂选择性外延工艺淀积掺杂的半导体材料，其中所述沟槽被所述应力生成半导体材料和所述掺杂的半导体材料填充。2.  如权利要求1所述的方法，还包括：在所述半导体衬底上形成栅极堆叠；及在所述栅极堆叠周围形成栅极隔离片，其中所述沟槽是通过采用所述栅极堆叠和所述栅极隔离片作为蚀刻掩膜来蚀刻所述半导体衬底的暴露部分形成的。3.  如权利要求2所述的方法，其中所述应力生成半导体材料的所述刻面表面、所述垂直侧壁以及所述栅极隔离片的外部侧壁在所述边缘重合。4.  如权利要求1所述的方法，还包括：通过退火从所述掺杂的半导体材料向外扩散电掺杂剂，其中源极/漏极延伸区域之间的p-n结是由所述向外扩散的电掺杂剂形成的。5.  如权利要求2所述的方法，还包括：在形成所述栅极堆叠之后，通过采用所述栅极堆叠作为注入掩膜把电掺杂剂注入所述半导体衬底的表面部分中，在所述半导体衬底中形成源极/漏极延伸区域。6.  如权利要求1所述的方法，其中所述掺杂的半导体材料的刻面表面是在所述原位掺杂选择性外延工艺的一时间段内形成的，其中，在所述原位掺杂选择性外延工艺的所述时间段内，所述掺杂的半导体材料的所述刻面表面与所述应力生成半导体材料的所述刻面表面共面。7.  如权利要求6所述的方法，其中所淀积的掺杂的半导体材料的内部侧壁表面在所述原位掺杂选择性外延工艺的所述时间段之后融合。8.  如权利要求7所述的方法，其中，在所述原位掺杂选择性外延工艺的所述时间段之后的所述原位掺杂选择性外延工艺的另一个时间段内，所述掺杂的半导体材料从所述应力生成半导体材料的所述刻面表面和所述掺杂的半导体材料的所述刻面表面生长。9.  如权利要求1所述的方法，其中所述应力生成半导体材料是本征硅-锗合金，而所述掺杂的半导体材料是掺杂的硅-锗合金。10.  如权利要求1所述的方法，其中所述应力生成半导体材料是本征硅-碳合金，而所述掺杂的半导体材料是掺杂的硅-碳合金。11.  一种半导体结构，包括：位于单晶半导体材料层中的沟槽；位于所述沟槽中的梯度掺杂半导体材料部分，与所述单晶半导体材料层外延对准，包括在边缘邻接所述沟槽的垂直侧壁的最上面部分的刻面表面，并且具有掺杂剂浓度梯度；及嵌在所述梯度掺杂半导体材料部分中并且突出在所述沟槽之上的掺杂的半导体材料部分，与所述梯度掺杂半导体材料部分外延对准， 并且通过所述梯度掺杂半导体材料部分与所述单晶半导体材料层隔开。12.  如权利要求11所述的半导体结构，其中所述梯度掺杂半导体材料部分包括具有所述刻面表面的锥形区域、具有在沿垂直方向平移时不变的第一统一宽度的统一宽度垂直部分以及具有在沿水平方向平移时不变的第二统一宽度的统一宽度水平部分。13.  如权利要求12所述的半导体结构，其中所述掺杂的半导体材料部分接触所述刻面表面、所述梯度掺杂半导体材料部分的垂直侧壁以及所述梯度掺杂半导体材料部分的水平表面。14.  如权利要求11所述的半导体结构，其中所述掺杂浓度中的所述梯度指向所述梯度掺杂半导体材料部分和所述掺杂的半导体材料部分之间的界面。15.  如权利要求11所述的半导体结构，还包括：栅极堆叠，接触所述单晶半导体材料层的顶表面；及栅极隔离片，接触并横向包围所述栅极堆叠。16.  如权利要求15所述的半导体结构，其中所述沟槽的侧壁与所述栅极隔离片的侧壁的下部垂直地重合。17.  如权利要求11所述的半导体结构，还包括具有三角形的垂直横截面形状并且邻接所述梯度掺杂半导体材料部分的源极/漏极延伸区域。18.  如权利要求11所述的半导体结构，其中所述梯度掺杂半导体材料部分和所述掺杂的半导体材料部分相对于单晶半导体材料层是 晶格失配的。19.  如权利要求11所述的半导体结构，其中所述应力生成半导体材料是本征硅-锗合金，而所述掺杂的半导体材料是掺杂的硅-锗合金。20.  如权利要求11所述的半导体结构，其中所述应力生成半导体材料是本征硅-碳合金，而所述掺杂的半导体材料是掺杂的硅-碳合金。

说明书用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法
技术领域
本公开总体上涉及半导体设备，并且尤其涉及包括嵌入式源极/漏极区域的场效应晶体管以及其制造方法，其中嵌入式源极/漏极区域包含梯度掺杂(graded-doping)的半导体材料部分。 
背景技术
通过启用深源极和漏极区域在生长过程中的掺杂，其中深源极和漏极区域的形成在形成源极和漏极延伸区域之后执行的“后期外延工艺(epitaxy process)”提供了优于“早期外延工艺”的优点。早期外延工艺指之后跟着深源极/漏极注入和相对高温下活化退火的外延工艺。后期外延工艺消除了对深源极/漏极注入的需求，这会松弛由外延生长的深源极/漏极区域提供的外延应力。因此，后期外延可以允许更高水平的应力施加到场效应晶体管的通道区域。后期外延工艺还可以提供各种附加优点。 
为了为场效应晶体管（FET）提供低接通电阻，并由此提供高性能的FET，在源极和漏极区域中需要高水平掺杂剂浓度和/或高水平掺杂剂活化。但是，掺杂剂浓度的增加会通过降低的结剖面造成短通道效应。此外，越高水平的掺杂剂活化需要越高温度下的退火，这也降级结剖面(degraded junction profile)。因而，需要在造成结剖面最小化降级的情况下活化源极和漏极区域中的掺杂剂，以最小化短通道效应降级。 
为了改善载体迁移性并由此改善FET性能，需要FET导通通道中的高应力水平。虽然，通过增加嵌入式源极和漏极区域中外延应激源材料的体积，应力水平的增加是有可能的，但是更多嵌入式应激源 材料的结合需要减小嵌入式源极和漏极区域之间的接近性。源极和漏极之间的紧密相邻造成降级的短通道效应。 
鉴于通过嵌入式源极和漏极应激源材料来增强场效应晶体管的性能的困难，期望有一种方法在最大化嵌入式源极和漏极区域的应力效应的同时最小化短通道效应。 
发明内容
通过选择性外延(selective epitaxy)，刻面(faceted)本征缓冲半导体材料淀积在源极沟槽和漏极沟槽的侧壁上。刻面邻接栅极隔离片(gate spacer)的外部侧壁在其处邻接源极沟槽或漏极沟槽的侧壁的每条边缘。随后淀积掺杂的半导体材料，以填充源极沟槽和漏极沟槽。掺杂的半导体材料可以淀积成使得本征缓冲半导体材料的刻面延伸并且所淀积的掺杂半导体材料的内部侧壁在源极沟槽或漏极沟槽每一个当中融合。掺杂的半导体材料可以随后向上生长至高于包括栅极电介质与场效应晶体管的主体区域之间界面的平面。刻面本征缓冲半导体材料部分允许掺杂剂在刻面角落附近更大的向外扩散，同时抑制掺杂剂在统一宽度的区域中的扩散，由此抑制短通道效应。 
根据本公开的一方面，提供了一种形成半导体结构的方法。具有垂直侧壁的沟槽在半导体衬底中形成。该垂直侧壁从半导体衬底的顶表面向下延伸。应力生成半导体材料通过第一选择性外延工艺淀积在沟槽中。应力生成半导体材料的刻面表面与所述垂直侧壁在一边缘邻接。通过原位掺杂选择性外延工艺淀积掺杂的半导体材料。沟槽被应力生成半导体材料和掺杂的半导体材料填充。 
根据本公开的另一方面，提供了一种半导体结构。该半导体结构包括位于单晶半导体材料层中的沟槽。梯度掺杂的半导体材料部分位于沟槽中。梯度掺杂半导体材料部分与单晶半导体材料层外延对准，包括在一边缘邻接沟槽的垂直侧壁的最上面部分的刻面表面，并且具有掺杂剂浓度的梯度。掺杂的半导体材料部分嵌在梯度掺杂的半导体材料部分中并且突出到沟槽之上。掺杂的半导体材料部分与梯度掺杂 的半导体材料部分外延对准，并且通过梯度掺杂的半导体材料部分与单晶半导体材料层分开。 
附图说明
图1是根据本公开一种实施例、在形成栅极介电层、栅极导体层和栅极帽介电层之后的第一示例性半导体结构的垂直横截面示图。 
图2是根据本公开一种实施例、在形成栅极堆叠之后的第一示例性半导体结构的垂直横截面示图。 
图3是根据本公开一种实施例、在形成单晶源极/漏极延伸区域之后的第一示例性半导体结构的垂直横截面示图。 
图4是根据本公开一种实施例、在形成栅极隔离片之后的第一示例性半导体结构的垂直横截面示图。 
图5是根据本公开一种实施例、在单晶半导体材料层中形成沟槽之后的第一示例性半导体结构的垂直横截面示图。 
图6是根据本公开一种实施例、在通过第一选择性外延工艺形成应力生成半导体材料部分之后的第一示例性半导体结构的垂直横截面示图。 
图7是根据本公开一种实施例、在通过第二选择性外延工艺形成掺杂的半导体材料部分期间的第一示例性半导体结构的垂直横截面示图。 
图8是根据本公开一种实施例、在通过第二选择性外延工艺形成掺杂的半导体材料部分之后的第一示例性半导体结构的垂直横截面示图。 
图9是根据本公开一种实施例、在形成触点级介电材料层与触点通孔(contact via)结构之后的第一示例性半导体结构的垂直横截面示图。 
图10是根据本公开一种实施例的第一示例性半导体结构的第一种变体的垂直横截面示图。 
图11是根据本公开一种实施例、在第二选择性外延工艺之后的 第一示例性半导体结构的第二种变体的垂直横截面示图。 
图12是根据本公开一种实施例、在形成触点级介电材料层和触点通孔结构之后的第一示例性半导体结构的第二种变体的垂直横截面示图。 
图13是根据本公开一种实施例、在形成晶格失配的半导体材料层和栅极堆叠之后的第二示例性半导体结构的垂直横截面示图。 
图14是根据本公开一种实施例、在形成触点级介电层和各种触点通孔结构之后的第二示例性半导体结构的垂直横截面示图。 
图15是根据本公开一种实施例、在平面化介电层的平面化之后采用抛弃型(disposable)栅极堆叠的第三示例性半导体结构的垂直横截面示图。 
图16是根据本公开一种实施例、在形成替换栅极堆叠、触点级介电层和各种触点通孔结构之后的第三示例性半导体结构的垂直横截面示图。 
具体实施方式
如上所述，本公开涉及包括嵌入式源极/漏极区域的场效应晶体管及其制造方法，其中嵌入式源极/漏极区域包含梯度掺杂的半导体材料部分。现在利用附图详细地描述本公开的各方面。应当指出，相同的标号跨不同的实施例指相同的元件。附图不一定是按比例绘制的。如在此所使用的，在本说明书和/或权利要求中，采用诸如“第一”、“第二”和“第三”的序数词仅仅是为了区分相似的元件，而且不同的序数词可以用来指同一个元件。 
参考图1，根据本公开一种实施例的第一示例性半导体结构包括半导体衬底8，该衬底8包括单晶半导体材料层10。单晶半导体材料可以包括，例如，元素半导体材料，诸如硅或锗，至少两种元素半导体材料的合金，诸如硅-锗合金或者硅-碳合金，化合物半导体材料，诸如III-V化合物半导体材料或者II-VI化合物半导体材料，或者有机半导体材料，或者其堆叠。在一种实施例中，单晶半导体材料可以 是硅。忽略其中的掺杂剂，单晶半导体材料层10的半导体材料在这里被称为第一半导体材料。 
单晶半导体材料可以是本征的，或者可以利用至少一种电掺杂剂(electrical dopant)掺杂。如在此所使用的，“电掺杂剂”指p-型掺杂剂或n-型掺杂剂。示例性的p-型掺杂剂包括B、Ga和In，而示例性的n-型掺杂剂包括P、As和Sb。至少一种电掺杂剂的传导类型在此被称为第一传导类型，这可以是p-型或n-型。如果单晶半导体材料层10的单晶半导体材料利用至少一种电掺杂剂掺杂，则单晶半导体材料层10中这至少一种电掺杂剂的浓度可以从1.0×1014/cm3到1.0×1019/cm3，但是更小或更大的浓度也可以采用。衬底8可以是由单晶半导体材料层10组成的大块衬底，或者可以是从上至下包括单晶半导体材料层10、掩埋的绝缘体层（未示出）和处理衬底（未示出）的堆叠的绝缘体上半导体（SOI）衬底，或者可以是包括大块部分与绝缘体上半导体部分的混合衬底。 
采用本领域中已知的方法，例如，通过形成从单晶半导体材料层10顶表面延伸的沟槽、利用介电材料填充沟槽并且从单晶半导体材料层10顶表面之上除去过多的介电材料，浅沟槽隔离结构（未示出）可以在单晶半导体材料层10最上面的部分中形成。 
栅极介电层50L、栅极导体层52L和栅极帽介电层56L随后通过例如各种化学汽相淀积工艺淀积。栅极介电层50L包括介电材料，这可以是氧化硅、氮化硅、氮氧化硅或者其堆叠。作为替代，栅极介电层50L可以是介电常数高于8.0的高介电常数（高-k）材料层。在一种实施例中，栅极介电层50L可以包括介电金属氧化物，这可以是包含金属和氧化物的高-k材料，并且在本领域中被称为高-k栅极介电材料。介电金属氧化物可以通过本领域中众所周知的方法淀积，包括例如化学汽相淀积（CVD）、物理汽相淀积（PVD）、分子束淀积（MBD）、脉冲激光淀积（PLD）、液体源迷离化学淀积（LSMCD）、原子层淀积（ALD）等。示例性的高-k介电材料包括HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、 HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅化物及其合金。每个x值独立地从0.5至3，而且每个y值独立地从0至2。栅极介电层50L的厚度可以是从0.9nm至6nm，并且优选地是从1.0nm至3nm，但是更小或更大的厚度也可以采用。 
栅极导体层52L包括导电材料，这可以是掺杂的半导体材料、金属材料或者其组合。如果采用掺杂的半导体材料，则其可以是掺杂的多晶硅、掺杂的多晶锗、掺杂的硅-锗合金，任何其它掺杂的元素或化合物半导体材料，或者其组合。如果采用金属材料，则其可以选择成优化随后要形成的晶体管的性能。可以在栅极导体层52L中包括的金属材料包括但不限于Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN、Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y和TiAl，其合金、其导电氧化物、其导电氮化物及以上所述的任意组合。栅极导体层52L可以例如通过化学汽相淀积（CVD）和/或物理汽相淀积（PVD）和/或本领域中可用的任何其它淀积方法来淀积。栅极导体层52L的厚度可以从20nm至300nm，但是更小或更大的厚度也可以采用。 
栅极帽介电层56L包括介电材料，诸如氮化硅、氧化硅、有机硅酸盐玻璃（OSG）、可以对栅极介电层50L采用的高介电常数（高-k）材料层，或者其组合。栅极帽介电层56L可以通过例如化学汽相淀积或者通过本领域中已知的任何其它淀积方法淀积。栅极帽介电层56L的厚度可以从10nm至200nm，并且通常是从20nm至100nm，但是更小或更大的厚度也可以采用。 
参考图2，光致抗蚀剂57涂到栅极帽介电层56L上，并且通过光刻曝光与显影被光刻构图。光致抗蚀剂中的图案转移到栅极帽介电层56L、栅极导体层52L和栅极介电层50L的堆叠中，以形成栅极堆叠。 
每个栅极堆叠都从下至上包括栅极电介质50、栅极导体52和栅 极帽电介质56。每个栅极帽电介质56是栅极帽介电层56L的剩余部分。每个栅极导体52是栅极导体层52L的剩余部分。每个栅极电介质50是栅极介电层50L的剩余部分。栅极堆叠（50、52、56）的侧壁与构图后的光致抗蚀剂57的侧壁垂直重合，即，在垂直方向看时与构图后的光致抗蚀剂57的侧壁重合。每个栅极堆叠（50、52、56）都接触单晶半导体材料层10的顶表面。随后，光致抗蚀剂57通过例如灰化被除去。 
参考图3，通过介电材料层的保形淀积与介电材料层水平部分的各向异性蚀刻，栅极隔离片58在栅极堆叠（50、52、54、56）的侧壁上形成。栅极隔离片58的介电材料可以是氧化硅、氮化硅或者其组合。介电材料层的剩余垂直部分构成栅极隔离片58。每个栅极隔离片58横向包围栅极堆叠（50、52、56）。栅极堆叠（50、52、56）周围的每个栅极隔离片58都是一体构造，即，整体连续的，并且可以与环面在拓扑结构上是同胚的。如在栅极隔离片58与之接触的栅极堆叠（50、52、56）的外部侧壁和栅极隔离片58的相邻外部侧壁之间栅极隔离片58的基部测量到的，栅极隔离片58的横向宽度可以是从2nm至150nm，而且通常是从10nm至100nm，但是更小或更大的宽度也可以采用。另外，多个栅极隔离片（未示出）可以形成，并且附加的离子注入可以形成，以便在源极/漏极延伸区域32中提供梯度掺杂剂浓度和/或为源极/漏极延伸区域32提供具有不同深度的多个底表面（未示出）。 
电掺杂剂注入到单晶半导体材料层10的上部中。所注入的电掺杂剂的传导类型在此被称为第二传导类型。如果单晶半导体材料层10用第一传导类型的掺杂剂掺杂，则第二传导类型可以是与第一传导类型相反的类型。例如，第一传导类型可以是p-型，而第二传导类型可以是n-型，或者反之亦然。栅极堆叠（50、52、56）被用作注入掩膜，使得单晶半导体材料层10被栅极堆叠（50、52、56）覆盖的区域不被注入，但不被栅极堆叠覆盖的区域利用n-型掺杂剂注入。可选地，也可以注入锗、氙或碳。 
单晶半导体材料层10的被注入部分转换成具有第二传导类型掺杂的源极/漏极延伸区域32。如在此所使用的，“源极/漏极延伸区域”总体指至少一个掺杂的源极延伸区域和至少一个掺杂的漏极延伸区域。在源极/漏极延伸区域32中注入的电掺杂剂的浓度可以从1.0×1017/cm3到1.0×1021/cm3，但是更小或更大的浓度也可以采用。如从衬底8最上面的表面测量的，源极/漏极延伸区域32底部的深度可以从5nm至200nm，而且通常是从10nm至100nm，但是更小或更大的深度也可以采用。源极/漏极延伸区域32是单晶的。可选地，可以执行附加的离子注入。例如，可以执行晕离子(halo ion)注入，其中第一种类型的掺杂剂以一个角度注入，使得一薄层高度掺杂的晕区域在栅极堆叠（50、52、56）下面的源极/漏极延伸区域32的外边缘上形成，如本领域中已知的。单晶半导体材料层和源极/漏极延伸区域32包括第一半导体材料。 
参考图4，可以执行活化退火，以便活化源极/漏极延伸区域32中的掺杂剂。源极/漏极延伸区域32可以横向和纵向延伸，使得源极/漏极延伸区域的横向边缘接近栅极堆叠（50、52、56）的外围。 
参考图5，沟槽29通过蚀刻在单晶半导体材料层10中形成，这种蚀刻采用栅极堆叠（50、52、56）和第一且栅极隔离片58作为蚀刻掩膜。单晶半导体材料层10的暴露部分，即，单晶半导体材料层10不被栅极堆叠（50、52、56）和第一且栅极隔离片58覆盖的部分，通过蚀刻被除去。换句话说，沟槽29是通过采用栅极堆叠（50、52、56）和栅极隔离片58作为蚀刻掩膜蚀刻半导体衬底8的暴露部分形成的。蚀刻可以是基本上在每个沟槽29中形成垂直侧壁的各向异性蚀刻。 
在沟槽29蚀刻的第一阶段期间，源极/漏极延伸区域32的暴露部分在相邻的栅极隔离片58对之间被蚀刻。从一个栅极堆叠（50、52、56）的外围部分下面延伸到另一个栅极堆叠（50、52、56）的外围部分下面的源极/漏极延伸区域32被分成两个更小的源极/漏极延伸区域32，这两个区域不彼此相连。在形成延伸到源极/漏极延伸区 域32底表面的深度的沟槽29之后，这两个被分开的源极/漏极延伸区域32中每一个都只在一个栅极堆叠（50、52、56）的外围部分下面。在第一阶段结束时，沟槽29占用了源极/漏极延伸区域32被蚀刻部分的空间。 
在沟槽29蚀刻的第二阶段期间，即，一旦源极/漏极延伸区域32的暴露部分被蚀刻穿，沟槽29下面到目前为止(hithertofore)形成的单晶半导体材料层10的部分就被进一步蚀刻。因而，在沟槽29蚀刻的第二阶段期间，沟槽29继续向下凹陷至从单晶半导体材料层10最上面的表面算起的深度d，这个深度位于单晶半导体材料层10和栅极电介质50之间的界面上。沟槽29的底表面在源极/漏极延伸区域32的底表面下面形成。每个沟槽29的垂直侧壁从半导体衬底8的顶表面向下延伸。如在此所使用的，“垂直侧壁”是垂直的或者偏离垂直平面不超过3度角的侧壁。深度d可以从10nm至400nm，而且通常是从20nm至200nm，但是更小或更大的深度也可以采用。 
沟槽29的侧壁可以与栅极隔离片58的侧壁的底部垂直重合，因为栅极隔离片58的底部的外边缘定义沟槽29的侧壁的位置。如在此所使用的，如果存在从第一表面和第二表面偏离不超过第一表面的表面粗糙度和第二表面的表面粗糙度之和的垂直平面，则第一表面和第二表面彼此“垂直重合”。每个沟槽29的宽度w依赖于要形成的晶体管的布局，而且可以从20nm至2000nm变动，而且通常是从40nm至1000nm，但是更小或更大的宽度也可以采用。 
参考图6，应力生成半导体材料部分36在半导体材料的所有暴露表面之上通过第一选择性外延工艺形成。应力生成半导体材料部分36包括相对于单晶半导体材料层10的单晶半导体材料晶格失配的单晶半导体材料。应力生成半导体材料部分36可以包括本征半导体材料或者轻度掺杂的半导体材料。如在此所使用的，“本征”半导体材料指其中任何电掺杂剂的总浓度按原子浓度而言小于0.1百万分率（p.p.m.）的半导体材料。如在此所使用的，“轻度掺杂的半导体材料”指具有至少一种电掺杂剂的半导体材料，该电掺杂剂的原子浓度 不小于0.1百万分率（p.p.m.）并且小于1.0×1020/cm3。 
晶格失配指彼此不同的两种单晶半导体材料的晶格常数的状态。应力生成半导体材料部分36和单晶半导体材料层10之间的晶格失配百分比可以在从0%至10%的范围内，而且通常在从0.1%至3%的范围内，这个百分比是两种半导体材料的晶格常数之差与两种半导体材料的晶格常数的平均值之比。晶格失配会对栅极堆叠（50、52、56）下面的单晶半导体材料层10的通道区域提供应力。如果应力生成半导体材料部分36的半导体材料的晶格常数大于单晶半导体材料层10的晶格常数，则压缩应力会施加到通道区域。如果应力生成半导体材料部分36的半导体材料的晶格常数小于单晶半导体材料层10的晶格常数，则拉伸应力会施加到通道区域。 
应力生成半导体材料在第一选择性外延工艺中选择性地淀积。具体而言，在第一选择性外延工艺中，应力生成半导体材料部分36淀积在沟槽29的侧壁和底表面上。为了执行第一选择性外延工艺，第一示例性半导体结构放到反应室中，该半导体结构包括衬底8、位于其中的沟槽29以及位于衬底8上的栅极堆叠（50、52、56）和隔离片58。应力生成半导体材料部分36的半导体材料在这里被称为第二半导体材料。 
反应室可以是在次大气压下操作的减压外延室或者是在大气压下操作的常压外延室。如果采用减压外延室，则减压外延室的操作压力可以是从0.1Torr至600Torr，并且通常是从1Torr至100Torr，但是更小或更大的压力也可以采用。作为替代，反应室可以是低压化学汽相淀积室或者超高真空化学汽相淀积室。在这种情况下，反应室可以具有从1.0×10-10Torr至1.0×10-3Torr的底压，并且在第一选择性外延工艺中在从1.0×10-3Torr到1.0×10-1Torr的压力范围操作。 
第一外延工艺在升高的温度下执行，使得半导体气体先质(precursor gas)被分解并且淀积在示例性半导体结构的表面上。用于第一选择性外延工艺的最优淀积温度依赖于半导体气体先质的种类和 工艺压力，并且通常是从500℃至1100℃，而且通常是从600℃至1000℃，但是更小或更大的淀积温度也可以采用。 
在一种实施例中，应力生成半导体材料部分36通过把至少一种反应物气体（半导体气体先质）和蚀刻剂气体的组合同时流入反应室来淀积。其中淀积工艺和蚀刻工艺同时进行的这个步骤在此被称为“选择性淀积步骤”。蚀刻气体与至少一种反应物气体同时引入，以便主要蚀刻暴露的电介质表面，诸如氮化硅、氧化硅等，上发生的任何多晶或非晶淀积，以保留半导体表面与电介质表面之间工艺的选择性。 
在第一选择性外延工艺中采用的气体的组合包括半导体气体先质和蚀刻剂气体，而且不包括任何掺杂剂气体，即，包括电掺杂剂的原子的气体。在一种实施例中，半导体气体先质可以包括硅气体先质，诸如硅烷（SiH4）、二氯甲硅烷（SiH2Cl2）、三氯硅烷（SiHCl3）、四氯化硅（SiCl4）及乙硅烷（Si2H6）；锗气体先质，诸如GeH4和Ge2H6；碳气体先质，诸如CH4、C2H2、C2H4、C2H6、C3H6和C3H8；或者其组合。在这种情况下，应力生成半导体材料部分36可以包括本征元素半导体材料或者至少两种元素半导体材料的合金。在另一种实施例中，半导体气体先质可以包括用于形成化合物半导体材料或有机半导体材料的气体先质的组合。可选地，如果在第一选择性外延工艺中淀积轻度掺杂的半导体材料，则掺杂剂气体也可以流入工艺室中。 
可选地，载体气体可以包括在气体的组合中。载体气体可以是例如H2、N2、He、Ar或者其组合。如果被采用，则载体气体的流速与半导体气体先质的流速之比可以从1000至1，而且通常是从200至5，但是更小或更大的比率也可以采用。半导体气体先质、n-型掺杂剂气体和载体气体（如果采用的话）的流速依赖于第一选择性外延工艺期间反应室的尺寸、操作压力以及期望的淀积速率。 
蚀刻剂是在升高的温度，即，第一选择性外延工艺的淀积温度，下蚀刻硅的气体。蚀刻剂可以是例如HCl。蚀刻剂可以与气体的组合 同时流入，或者可以与气体的组合交替地流入。可选地，诸如H2或N2的载体气体可以与蚀刻剂一起流入。 
选择半导体气体先质，使得应力生成半导体材料部分36包括与单晶半导体材料层10的半导体材料外延对准并且相对于其晶格失配的单晶半导体材料。换句话说，单晶半导体材料层10的第一半导体材料与应力生成半导体材料部分36的第二半导体材料即使在忽略电掺杂剂浓度的差异之后也会不同。 
在一种实施例中，单晶半导体材料层10的半导体材料，即，第一半导体材料，可以是硅，而应力生成半导体材料部分36的半导体材料，即，第二半导体材料，可以是硅-锗合金。硅-锗合金中锗的原子浓度可以在从0.1%至60%的范围内。在这种情况下，压缩应力施加到单晶半导体材料层10的通道区域。在一种实施例中，单晶半导体材料层10的半导体材料可以是n-型掺杂的单晶硅，而应力生成半导体材料部分36的半导体材料可以是本征单晶硅-锗合金。 
在另一种实施例中，单晶半导体材料层10的半导体材料，即，第一半导体材料，可以是硅，而应力生成半导体材料部分36的半导体材料，即，第二半导体材料，可以是硅-碳合金。硅-碳合金中锗的原子浓度可以在从0.01%至2%的范围内。在这种情况下，拉伸应力施加到单晶半导体材料层10的通道区域。在一种实施例中，单晶半导体材料层10的半导体材料可以是p-型掺杂的单晶硅，而应力生成半导体材料部分36的半导体材料可以是本征单晶硅-碳合金。 
当至少一种半导体气体先质与蚀刻剂气体的组合同时流入反应室时，在气体组合流入反应室的同时，应力生成半导体材料淀积在暴露的半导体表面上。应力生成半导体材料立即，即，在气体组合接通之后没有任何时间延迟，淀积在物理暴露的半导体表面上，其中物理暴露的半导体表面是沟槽29的侧壁和底表面。通过选择提供吸附原子在沟槽29的侧壁和底表面的单晶表面上充分表面扩散的淀积温度，所淀积的应力生成半导体材料添加到沟槽29的侧壁和底表面的表面。至于诸如栅极帽电介质56和栅极隔离片58的表面的电介质表 面，应力生成半导体材料必须在淀积可以继续以任何显著的速率进行之前在电介质表面上成核。在半导体气体先质流开始与电介质材料上本征半导体显著成核之间有限的时间间隔被称为“成核时间”或者“孵化时间”。成核时间通常是从1秒至30秒，但是，依赖于淀积步骤的工艺参数，更小和更大的成核时间也是可能的。此外，在大多数淀积条件下，发生在单晶表面上的单晶半导体材料的生长通常比发生在电介质表面上的多晶材料的生长快大约2倍。因而，即使在不考虑蚀刻剂影响的时候，积累在沟槽29的侧壁和底表面上的单晶半导体材料的厚度也大于在栅极帽电介质56和栅极隔离片58的电介质表面上可以成核的任何半导体材料的厚度。 
由于选择性外延工艺期间蚀刻剂气体的存在，蚀刻剂除去了可能在栅极帽电介质56和栅极隔离片58的电介质表面上成核并生长的所有非结晶材料。用于选择性外延工艺的工艺时间选择成使得应力生成半导体材料部分36只淀积在沟槽29的侧壁和底表面上。换句话说，包括蚀刻剂流、工艺温度等的蚀刻条件足以从电介质表面除去所有非结晶半导体材料。 
每个应力生成半导体材料部分36都形成为具有至少一个刻面表面36F。应力生成半导体材料部分36的每个刻面表面36F是单晶半导体材料的晶面(crystallographic facet)，并且既不水平也不垂直。换句话说，包括每个应力生成半导体材料部分36的一个刻面表面36F的平面与垂直线之间的角度大于0度但小于90度。 
在一种实施例中，应力生成半导体材料部分36的每个刻面表面36F是低密勒（Miller）指数结晶平面(crystallographic plane)的结晶刻面。如在此所使用的，“低密勒指数结晶平面”指具有这样一种密勒指数的平面，其中代表密勒指数的三个数字的绝对值之和小于7。在一种实施例中，沟槽29的垂直侧壁可以具有除{111}平面的朝向之一之外的任何朝向，而且低密勒指数结晶平面可以是{111}平面。例如，沟槽29的垂直侧壁可以沿着{100}朝向或{110}朝向，而应力生成半导体材料部分36的刻面表面36F的低密勒指数结晶平面可以是 {111}平面。作为替代，沟槽29的垂直侧壁可以是非低密勒指数结晶平面的邻面，而应力生成半导体材料部分36的刻面表面36F的低密勒指数结晶平面可以是{111}平面。 
应力生成半导体材料部分36的刻面表面36F的形成会由于第一选择性外延工艺期间应力生成半导体材料的生长速率依赖于半导体表面的朝向而发生。刻面表面36F包括其上应力生成半导体材料的净淀积率基本上会变成零的结晶平面。因为在其它结晶表面上应力生成半导体材料的淀积率可以是正的，所以可以贯穿整个第一选择性外延工艺维持应力生成半导体材料部分36的刻面表面36F。 
应力生成半导体材料部分36的每个刻面表面36F与沟槽29的一个垂直侧壁邻接。如在此所使用的，如果存在被第一表面的外围和第二表面的外围共享的边缘，则第一表面与第二表面邻接。具体而言，应力生成半导体材料部分36的每个刻面表面36F与沟槽29的垂直侧壁的顶边缘邻接（在这个处理步骤中，应力生成半导体材料部分36存在于沟槽29中）。另外，源极/漏极延伸区域32与栅极隔离片58之间的水平界面与沟槽29的每个垂直侧壁的顶边缘邻接，其中所述水平界面是包括单晶半导体材料层和源极/漏极延伸区域32的连续半导体材料部分的最上面的表面。还有，栅极隔离片58的外部侧壁邻接应力生成半导体材料部分36的刻面顶表面、沟槽29的垂直侧壁及源极/漏极延伸区域32与栅极隔离片58之间的水平界面重合的边缘。因而，栅极隔离片58的外部侧壁、应力生成半导体材料部分36的刻面顶表面、沟槽29的垂直侧壁以及源极/漏极延伸区域32与栅极隔离片58之间的水平界面在边缘作为共同的外围重合。另外，每个沟槽29的垂直侧壁都与一个栅极隔离片58的外部侧壁的下部垂直重合。 
在一种实施例中，本征半导体材料部分36的刻面表面36F不与沟槽29的垂直侧壁最上面的边缘邻接，而是可以相对于沟槽29的垂直侧壁最上面的边缘凹陷有限的距离。在一种实施例中，这个有限的距离可在从0nm至10nm的范围内。在一种实施例中，这个有限的 距离可以在从0nm至3nm的范围内。 
每个应力生成半导体材料部分36包括至少一个包括刻面表面36F（即，晶面）的锥形区域、具有在沿垂直方向平移时不变的第一统一宽度t1的统一宽度垂直部分以及具有在沿水平方向平移时不变的第二统一宽度t2的统一宽度水平部分。第一统一宽度t1可以在从2nm至20nm的范围内。在一种实施例中，第一统一宽度t1可以在从4nm至8nm的范围内。第二统一宽度t2可以在从2nm至20nm的范围内。在一种实施例中，第二统一宽度t2可以在从4nm至8nm的范围内。 
第一选择性外延工艺可以在单个处理步骤中执行。在第一选择性外延工艺期间，淀积工艺和蚀刻工艺同时发生。半导体气体先质的部分压力和蚀刻剂气体的部分压力被控制，使得每个应力生成半导体材料部分36的晶面邻接包括沟槽29的垂直侧壁、栅极隔离片58与源极/漏极延伸区域32之间的界面及栅极隔离片58的外部侧壁在内的三个表面的公共边缘，直到第一选择性外延工艺完成。换句话说，半导体气体先质的部分压力和蚀刻剂气体的部分压力选择成维持应力生成半导体材料部分36的刻面。在一种实施例中，半导体气体先质的部分压力可以在从0.1Torr至10Torr的范围内，而蚀刻剂气体的部分压力可以在从1Torr至50Torr的范围内。第一选择性外延工艺的温度也可以被调节，以便贯穿整个第一选择性外延工艺都维持应力生成半导体材料部分36的刻面表面36F。在一种实施例中，第一选择性外延工艺的温度可以在从600℃至900℃的范围内并且被优化，以便在第一选择性外延工艺期间提供刻面表面36F。 
参考图8，掺杂的半导体材料部分38通过第二选择性外延工艺在应力生成半导体材料部分36的所有暴露表面上形成。第二选择性外延工艺通过原位掺杂来淀积掺杂的单晶半导体材料，并且在这里被称为原位掺杂选择性外延工艺。掺杂的半导体材料部分38中电掺杂剂的原子浓度大于应力生成半导体材料部分36中电掺杂剂的原子浓度。在一种实施例中，应力生成半导体材料部分36是本征单晶半导 体材料部分。在另一种实施例中，应力生成半导体材料部分36是轻度掺杂的单晶半导体材料部分，而且掺杂的半导体材料部分38中电掺杂剂的原子浓度大于应力生成半导体材料部分36中电掺杂剂的原子浓度。在一种实施例中，掺杂的半导体材料部分38中电掺杂剂的原子浓度在从1.0×1020/cm3至3.0×1021/cm3的范围内，但是更小或更大的原子浓度也可以采用。 
具体而言，在第二选择性外延工艺期间，掺杂的半导体材料部分38从应力生成半导体材料部分36的侧壁和顶表面生长，但是不从应力生成半导体材料部分36的刻面表面36F生长。为了执行第二选择性外延工艺，包括衬底8、应力生成半导体材料部分36及位于衬底8上的栅极堆叠（50、52、56）和隔离片58的第一示例性半导体结构被放到反应室中，该反应室可以是与第一选择性外延工艺所采用的反应室相同或不同的反应室。 
反应室可以是在次大气压下操作的减压外延室或者是在大气压下操作的常压外延室。如果采用减压外延室，则减压外延室的操作压力可以是从0.1Torr至600Torr，并且通常是从1Torr至100Torr，但是更小或更大的压力也可以采用。作为替代，反应室可以是低压力化学汽相淀积室或者超高真空化学汽相淀积室。在这种情况下，反应室可以具有从1.0×10-10Torr至1.0×10-3Torr的底压，并且在从第一选择性外延工艺中在从1.0×10-3Torr到1.0×10-1Torr的压力范围操作。 
第二选择性外延工艺在升高的温度执行，使得半导体气体先质被分解并且淀积在示例性半导体结构的表面上。用于第二选择性外延工艺的最优淀积温度依赖于半导体气体先质的种类和工艺压力，并且通常是从500℃至1100℃，而且通常是从600℃至1000℃，但是更小或更大的淀积温度也可以采用。 
在一种实施例中，掺杂的半导体材料部分38通过把至少一种反应物气体（半导体气体先质）、掺杂剂气体和蚀刻剂气体的组合同时流入反应室来淀积。蚀刻气体与至少一种反应物气体同时引入，以便 主要蚀刻在暴露的电介质表面，诸如氮化硅、氧化硅等，上发生的任何多晶或非晶淀积，以保留半导体表面与电介质表面之间工艺的选择性。忽略其中的掺杂剂原子，掺杂的半导体材料部分38的半导体材料在此被称为第三半导体材料。第三半导体材料可以与第二半导体材料相同，或者可以通过成分的百分比与第二半导体材料相区分。在一种实施例中，掺杂的半导体材料部分38中第三半导体材料可以在通道区域中生成与应力生成半导体材料部分36相同类型的应力。在一种实施例中，掺杂的半导体材料部分38中的第三半导体材料和应力生成半导体材料部分36中的第二半导体材料都可以在通道区域中生成压缩应力。在另一种实施例中，掺杂的半导体材料部分38中的第三半导体材料和应力生成半导体材料部分36中的第二半导体材料都可以在通道区域中生成拉伸应力。例如，如果第二半导体材料是一种硅锗合金而第三半导体材料是另一种硅锗合金，则第三半导体材料中锗的原子浓度可以与第二半导体材料中锗的原子浓度相同或者可以不同。如果第二半导体材料是一种硅碳合金而第三半导体材料是另一种硅碳合金，则第三半导体材料中碳的原子浓度可以与第二半导体材料中碳的原子浓度相同或者可以不同。 
第二选择性外延工艺中所采用的气体的组合包括半导体气体先质、电掺杂剂的掺杂剂气体，以及蚀刻剂气体。在一种实施例中，半导体气体先质可以包括硅气体先质，诸如硅烷（SiH4）、二氯甲硅烷（SiH2Cl2）、三氯硅烷（SiHCl3）、四氯化硅（SiCl4）及乙硅烷（Si2H6）；锗气体先质，诸如GeH4和Ge2H6；碳气体先质，诸如CH4、C2H2、C2H4、C2H6、C3H6和C3H8；或者其组合。 
掺杂剂气体包括电掺杂剂（即，p-型掺杂剂或者n-型掺杂剂）的化合物，其可以是氢化物。如果具有第二传导类型掺杂的源极/漏极延伸区域32存在，则电掺杂剂的传导类型是第二传导类型。如果单晶半导体材料层10包括具有第一传导类型掺杂的掺杂半导体材料，则掺杂剂气体中电掺杂剂的传导类型是与第一传导类型相反的类型，其是第二传导类型。掺杂剂气体可以包括乙硼烷（B2H6）、磷化氢 （PH3）、砷化三氢（AsH3）或者锑化氢（SbH3）中至少一种。在这种情况下，每个掺杂的半导体材料部分38可以包括掺杂的元素半导体材料或者至少两种元素半导体材料的掺杂合金。在另一种实施例中，半导体气体先质可以包括用于形成化合物半导体材料或者有机半导体材料的气体先质的组合。 
可选地，载体气体可以包括在气体的组合中。载体气体可以是例如H2、N2、He、Ar或者其组合。如果被采用，则载体气体的流速与半导体气体先质的流速之比可以从1000至1，而且通常是从200至5，但是更小或更大的比率也可以采用。半导体气体先质、n-型掺杂剂气体和载体气体（如果采用的话）的流速依赖于第二选择性外延工艺期间反应室的尺寸、操作压力以及期望的淀积速率。 
蚀刻剂是在升高的温度，即，第二选择性外延工艺的淀积温度，下蚀刻硅的气体。蚀刻剂可以是例如HCl。蚀刻剂可以与气体的组合同时流入，或者可以与气体的组合交替地流入。可选地，诸如H2或N2的载体气体可以与蚀刻剂一起流入。 
选择半导体气体先质，使得掺杂的半导体材料部分38包括与应力生成半导体材料部分36的半导体材料并且与单晶半导体材料层10的半导体材料外延对准并且相对于其晶格失配的单晶半导体材料。掺杂的半导体材料部分38与单晶半导体材料层10之间晶格失配的百分比可以在从0%至10%的范围内，并且通常在从0.1%至3%的范围内。晶格失配会对栅极堆叠（50、52、56）下面单晶半导体材料层10的通道区域提供应力。如果掺杂的半导体材料部分38的半导体材料的晶格常数大于单晶半导体材料层10的晶格常数，则压缩应力会施加到通道区域。如果掺杂的半导体材料部分38的半导体材料的晶格常数小于单晶半导体材料层10的晶格常数，则拉伸应力会施加到通道区域。 
把其中的掺杂剂排除在外，掺杂的半导体材料部分38的成分可以与应力生成半导体材料部分36的成分相同或不同。在一种实施例中，把其中的掺杂剂排除在外，掺杂的半导体材料部分38的成分可 以与应力生成半导体材料部分36的成分相同。在另一种实施例中，把其中的掺杂剂排除在外，掺杂的半导体材料部分38的成分可以与应力生成半导体材料部分36的成分不同。 
在一种实施例中，单晶半导体材料层10的半导体材料可以是硅，而掺杂的半导体材料部分38的半导体材料可以是硅-锗合金。硅-锗合金中锗的原子浓度可以在从0.1%至60%的范围内。在这种情况下，压缩应力施加到单晶半导体材料层10的通道区域。在一种实施例中，单晶半导体材料层10的半导体材料可以是n-掺杂的单晶硅，而掺杂的半导体材料部分38的半导体材料可以是本征单晶硅-锗合金。 
在另一种实施例中，单晶半导体材料层10的半导体材料可以是硅，而掺杂的半导体材料部分38的半导体材料可以是硅-碳合金。硅-碳合金中锗的原子浓度可以在从0.01%至2%的范围内。在这种情况下，拉伸应力施加到单晶半导体材料层10的通道区域。在一种实施例中，单晶半导体材料层10的半导体材料可以是p-掺杂的单晶硅，而掺杂的半导体材料部分38的半导体材料可以是本征单晶硅-碳合金。 
当至少一种半导体气体先质、掺杂剂气体及蚀刻剂气体的组合同时流入反应室时，在气体组合流入反应室的同时，原位掺杂的半导体材料淀积在暴露的半导体表面上。原位掺杂的半导体材料立即（，即，在气体组合接通之后没有任何时间延迟）淀积在物理暴露的半导体表面上，其中物理暴露的表面是应力生成半导体材料部分36的侧壁和顶表面。通过选择提供吸附原子在应力生成半导体材料部分36的侧壁和顶表面的单晶表面上充分表面扩散的淀积温度，淀积的原位掺杂半导体材料被添加到应力生成半导体材料部分36的侧壁和顶表面的表面。原位掺杂的半导体材料不从任何电介质表面生长。 
每个掺杂的半导体材料部分38形成为具有至少一个刻面表面38F。掺杂的半导体材料部分38的每个刻面表面38F是单晶半导体材料的晶面，并且既不水平也不垂直。掺杂的半导体材料部分38的 每个刻面表面38F。换句话说，包括每个掺杂的半导体材料部分38的刻面表面38F的平面与垂直线之间的角度大于0度但小于90度。 
原位掺杂选择性外延工艺可以在单个处理步骤中执行。在原位掺杂选择性外延工艺期间，淀积工艺和蚀刻工艺同时发生。半导体气体先质的部分压力和蚀刻剂气体的部分压力被控制，使得掺杂的半导体材料不从应力生成半导体材料部分36的刻面表面36F生长。在这种情况下，每个掺杂的半导体材料部分38都发展出与应力生成半导体材料部分36的晶面36F共面的晶面38F。 
掺杂的半导体材料部分38的刻面表面38F的形成会由于第二选择性外延工艺期间原位掺杂半导体材料的生长速度依赖于半导体表面的朝向而发生。刻面表面38F包括其上原位掺杂半导体材料的净淀积率会变成基本上为零的结晶平面。因为在其它结晶表面上原位掺杂半导体材料的淀积率可以是正的，所以可以贯穿整个第二选择性外延工艺维持掺杂的半导体材料部分38的刻面表面38F。 
在一种实施例中，掺杂的半导体材料部分38的每个刻面表面38F可以与应力生成半导体材料部分36的刻面表面36F共面，并且与其具有相同的结晶表面朝向。在一种实施例中，应力生成半导体材料部分36的垂直侧壁可以具有除{111}平面的朝向之一之外的任何朝向，而且掺杂的半导体材料部分38的刻面表面38F可以具有低密勒指数结晶平面。在一种实施例中，低密勒指数结晶平面可以是{111}平面。例如，应力生成半导体材料部分36的垂直侧壁可以沿着{100}朝向或{110}朝向，而且掺杂的半导体材料部分38的刻面表面38F的低密勒指数结晶平面可以是{111}平面。作为替代，应力生成半导体材料部分36的垂直侧壁可以是非低密勒指数结晶平面的邻面，而掺杂的半导体材料部分38的刻面表面38F的低密勒指数结晶平面可以是{111}平面。 
一般而言，在原位掺杂选择性外延工艺的一个时间段内，至少一个刻面表面38F在每个掺杂的半导体材料部分38上形成，这个时间段在这里被称为原位掺杂选择性外延工艺的第一时间段。在原位掺杂 选择性外延工艺的第一时间段内，掺杂的半导体材料部分38的每个刻面表面38F可以与应力生成半导体材料部分36的一个刻面表面36F共面。可以基本垂直的每个掺杂的半导体材料部分38的内部侧壁可以在原位掺杂选择性外延工艺的第一时间段结束时随着每个掺杂的半导体材料部分38的一对内部侧壁之间的横向距离减小至零而融合。通过减小内部侧壁的高度，掺杂的半导体材料部分38的刻面表面38F的存在具有减小每个掺杂的半导体材料部分的内部侧壁对之间腔体的纵横比的有利效果，由此使得不留空地完全填充腔体。 
参考图8，第二选择性外延工艺，即，原位掺杂选择性外延工艺，在第一时间段结束后继续。在第一时间段之后的第二选择性外延工艺的时间段在这里被称为第二时间段。 
在原位掺杂选择性外延工艺的第二时间段内，掺杂的半导体材料从应力生成半导体材料部分36的刻面表面36F（见图7）和掺杂的半导体材料部分38的刻面表面38F生长。每个沟槽29（见图5）可以用应力生成半导体材料部分36的应力生成半导体材料和掺杂的半导体材料部分38的掺杂的半导体材料完全填充。在原位掺杂选择性外延工艺的第二时间段之后，所淀积的掺杂的半导体材料的一部分的两个表面，即，掺杂的半导体材料部分38与栅极隔离片58的外部侧壁接触的表面及掺杂的半导体材料部分38与应力生成半导体材料部分36的刻面表面36F接触的表面，在栅极隔离片58的外部侧壁、应力生成半导体材料部分36的刻面顶表面、沟槽29的垂直侧壁及源极/漏极延伸区域32和栅极隔离片58之间的水平界面重合的边缘处彼此邻接。 
在原位掺杂选择性外延工艺的第二时间段内，可以采用与原位掺杂选择性外延工艺的第一时间段内的相同的至少一种反应物气体、掺杂剂气体和蚀刻剂气体的组合。掺杂的半导体材料从应力生成半导体材料部分36的刻面表面36F（见图7）以及掺杂的半导体材料部分38的刻面表面38F的生长可以通过相对于在原位掺杂选择性外延工艺的第一时间段期间采用的工艺参数调节至少一个工艺参数被启用， 使得掺杂的半导体材料的净淀积率变得不那么依赖于晶面的表面朝向。例如，在原位掺杂选择性外延工艺的第二时间段内，相对于原位掺杂选择性外延工艺的第一时间段，掺杂选择性外延工艺的温度可以增加，和/或至少一种反应物气体的部分压力和蚀刻剂气体的部分压力可以增加，以减小淀积率的朝向依赖性。 
掺杂的半导体材料部分38的顶表面可以是结晶的或者非结晶的。在一种实施例中，应力生成半导体材料部分36的刻面表面36F（见图7）和掺杂的半导体材料部分38的刻面表面38F可以是{111}晶面，而掺杂的半导体材料部分38的顶表面在原位掺杂选择性外延工艺的第二时间段内可以包括{001}表面，其可以是一个水平表面。 
参考图9，退火可以在足够高的升高温度执行，以便把第二种传导类型的电掺杂剂从掺杂的半导体材料部分38扩散到应力生成半导体材料部分36中和源极/漏极延伸区域32中。退火温度选择成足够低，以避免外延材料中的应力松弛。应力生成半导体材料部分36中每一个都用第二种传导类型的掺杂剂掺杂，该掺杂剂扩散出掺杂的半导体材料部分38并且转换成梯度掺杂(graded-doping)的半导体材料部分36’。如在此所使用的，“梯度掺杂”指其中掺杂剂的浓度具有梯度，即，沿着一方向（可以局部变化）增加，的掺杂剂浓度剖面。每个梯度掺杂的半导体材料部分36’都位于包括第一半导体材料的半导体材料部分，即，单晶半导体材料层10和源极/漏极延伸区域32的组合，中的沟槽内。每个梯度掺杂的半导体材料部分36’都与单晶半导体材料层10外延对准，包括在一边缘邻接沟槽垂直侧壁的最上面部分的刻面表面，并且电掺杂剂的掺杂剂浓度具有梯度。掺杂的半导体材料部分38嵌在每个梯度掺杂的半导体材料部分36’中，并且突出在沟槽之上。每个掺杂的半导体材料部分38与梯度掺杂的半导体材料部分36’外延对准，并且通过该梯度掺杂的半导体材料部分36’与单晶半导体材料层10隔开。 
每个梯度掺杂的半导体材料部分36’都包括包括刻面表面36’的锥形区域、具有在沿着垂直方向平移时不变的第一统一宽度t1的统 一宽度垂直部分36V以及具有在沿着水平方向平移时不变的第二统一宽度t2的统一宽度水平部分36H。掺杂的半导体材料部分38接触梯度掺杂的半导体材料部分36’的每个刻面表面36F、梯度掺杂的半导体材料部分36’的至少两个垂直侧壁以及梯度掺杂的半导体材料部分36’的水平表面。在一种实施例中，掺杂剂浓度的梯度指向梯度掺杂的半导体材料部分36’与每个梯度掺杂的半导体材料部分36’中掺杂的半导体材料部分38之间的界面。 
在一种实施例中，每个梯度掺杂的半导体材料部分36’的垂直部分可以具有统一的厚度，即，第一统一宽度t1，除在与梯度掺杂的半导体材料部分36’的刻面区域相邻的区域中之外，电掺杂剂的扩散统一地发生。在另一种实施例中，每个梯度掺杂的半导体材料部分36’的垂直部分可以具有根据从单晶半导体材料层10最上面的表面开始的深度而变化的可变深度。电介质掺杂剂进一步从梯度掺杂的半导体材料部分36’的刻面区域向内扩散，使得源极/漏极延伸区域32从由于退火过程中电掺杂剂的扩散造成的p-n结进一步向内延伸。 
通过本公开的方法获得的结剖面可以是非常尖锐的，而且不像如本领域中已知的通过离子注入和快速热退火所获得的那样变圆。电掺杂剂从具有高电掺杂剂原子浓度的掺杂的半导体材料部分38的热扩散会为源极/漏极延伸区域32提供一种新类型的剖面，这通过现有技术的方法是不可能的。由本公开的源极/漏极延伸区域32提供的改进的延伸剖面接近于梯度掺杂的半导体材料部分36’的刻面表面36F的形状。 
在一种实施例中，退火的温度可以选择成使得掺杂剂从掺杂的半导体材料部分38的扩散可以支配如在图3的处理步骤形成的源极/漏极延伸区域32形状的影响。在这种情况下，如在图9的处理步骤通过退火修改的，源极/漏极延伸区域32的结剖面会非常陡。在一种实施例中，源极/漏极延伸区域32的垂直横截面形状可以是三角形。 
由本公开的源极/漏极延伸区域32提供的结剖面可以提供到通道的良好链接（并且由此，为场效应晶体管提供低接通状态电阻）以及 非常好的短通道行为（即，不那么严重的短通道效应）。在退火之前电掺杂剂从掺杂的半导体材料部分38通过梯度掺杂的半导体材料部分36’的三角形部分（刻面部分）扩散到源极/漏极延伸区域32中并且扩散到单晶半导体材料层10中可以支配，并且克服，由离子注入提供的结剖面。退火之后的源极/漏极延伸区域32与单晶半导体材料层10的剩余部分之间的结剖面可以更陡（即，具有更大的掺杂剂梯度），并且由此为场效应晶体管提供卓越的性能。 
第一半导体材料与第二半导体材料之间的材料结存在于每个梯度掺杂的半导体材料部分36’与单晶半导体材料层10和源极/漏极延伸区域32的组合之间的界面处。p-n结的位置可以与或者可以不与材料结的任何部分重合。在一种实施例中，退火可以把第二种传导类型的电掺杂剂从掺杂的半导体材料部分38扩散到源极/漏极延伸区域32中，使得源极/漏极延伸区域32的体积扩张。每个p-n结都沿着，或者围绕，梯度掺杂的半导体材料部分36’与单晶半导体材料层10之间的界面延伸。p-n结可以与梯度掺杂的半导体材料部分36’和单晶半导体材料层10之间的界面的部分重合，或者可以在单晶半导体材料层10中，或者可以在梯度掺杂的半导体材料部分36’中。 
可选地，源极/漏极金属-半导体合金部分63可以可选地通过在升高的温度使金属与掺杂的半导体材料部分38的表面部分反应来形成。如果栅极导体52包括半导体材料，则栅极帽电介质56可以例如通过湿蚀刻被除去，而且栅极导体52的上部可以与金属反应，以便在栅极导体52的顶上形成栅极侧的金属-半导体合金部分75。在这种情况下，源极/漏极金属-半导体合金部分63的形成与栅极侧金属-半导体合金部分75的形成可以在同一个退火工艺期间同时执行。 
触点级介电材料层80可以被淀积并平面化。触点级介电材料层80包括诸如氮化硅、氧化硅、有机硅酸盐玻璃或者其组合的介电材料。触点级介电材料层80可以通过例如化学汽相淀积或旋涂来淀积。 
各种触点通孔结构可以在触点级介电材料层80中形成。例如， 各种触点通孔结构可以包括源极/漏极触点通孔结构82，每一个源极/漏极触点通孔结构82都导电连接到源极/漏极（36、38），其中源极/漏极（36、38）包括应力生成半导体材料部分36和掺杂的半导体材料部分38的堆叠。另外，各种触点通孔结构还可以包括栅极触点通孔结构85，每个栅极触点通孔结构85都导电连接到栅极导体52。 
本发明可以利用多种变体来实践。参考图10，在第一示例性半导体结构的第一种变体中，可以采用绝缘体上半导体（SOI）衬底8’来代替大块半导体衬底。在这种情况下，SOI衬底8’包括掩埋的绝缘体层6和处理衬底4。在一种实施例中，沟槽29（见图5）的底表面与掩埋的绝缘体层6的顶表面之间的距离可以最小化，而不物理地暴露掩埋的绝缘体层6的顶表面，从而增强施加到通道区域的应力。 
参考图11，第一示例性半导体结构的第二种变体可以通过形成源极/漏极延伸区域32并且执行对应于图1-8的处理步骤，从第一示例性半导体结构得出。在这种情况下，至少在第一选择性外延工艺完成之前没有形成源极/漏极延伸区域。 
参考图12，源极/漏极延伸区域32是通过第二传导类型的掺杂剂从掺杂的半导体材料部分38扩散通过应力生成半导体材料部分36的薄部分（包括刻面的部分）形成的，同时，在退火期间，应力生成半导体材料部分36转换成梯度掺杂的半导体材料部分36’。刻面表面36F在其接触栅极隔离片58（在这种情况下仅仅是隔离片）的边缘的每个角落区域被用作第二传导类型的掺杂剂扩散到单晶半导体层10的角落部分并且把单晶半导体材料层10的部分转换成源极/漏极延伸区域32的管道。图9的处理步骤可以随后执行。 
参考图13，第二示例性半导体结构可以通过采用化合物半导体衬底8’’代替第一示例性半导体结构中的半导体衬底8而从第一示例性半导体结构得出。具体而言，晶格失配的半导体材料层110可以在形成浅沟槽隔离结构（未示出）或栅极介电层50L（见图1）之前在单晶半导体材料层10的顶表面上形成。晶格失配的半导体材料层110包括与单晶半导体材料层10的第一半导体材料不同并且相对于 其晶格失配的单晶半导体材料。例如，单晶半导体材料层10可以是单晶硅层，而晶格失配的半导体材料层110可以是单晶硅锗合金层。在一种实施例中，采用单晶硅锗合金层形成的场效应晶体管可以是包括硅-锗合金通道的p-型场效应晶体管（PFET），即，SiGe PFET。用于PFET的硅-锗合金通道可以提供合适的工作功能和附加的迁移性益处，因为硅-锗合金提供了比硅更大的空穴迁移性。晶格失配的半导体材料层110可以是本征的，或者，如果单晶半导体材料层被掺杂的话，则可以具有与单晶半导体材料层10相同的掺杂类型。晶格失配的半导体材料层110的厚度可以在从5nm至30nm的范围内，但是更小或更大的厚度也可以采用。在形成晶格失配的半导体材料层110之后，可以执行图1和2的处理步骤。 
参考图14，图4-9的处理步骤可以随后执行。通过这种方法形成的场效应晶体管包括晶格失配的通道区域110’，其是晶格失配的半导体材料层110的剩余部分并且位于源极/漏极延伸区域32之间。每个源极/漏极延伸区域32的至少一部分可以包括与晶格失配的半导体材料层110的半导体材料相同的半导体材料。在有些类型的场效应晶体管中，晶格失配的通道区域110’可以提供增强的电荷载体迁移性。 
本公开的方法可以结合替换栅极集成方案来采用。参考图15，根据本公开的第三示例性半导体结构是通过形成抛弃型栅极堆叠而不是图2中所说明的栅极堆叠（50、52、56）形成的。图1和2的处理步骤被修改成形成抛弃型栅极堆叠。每个抛弃型栅极堆叠都包括包括诸如氧化硅的介电材料的抛弃型栅极电介质40；包括诸如多晶硅、多晶硅-锗合金、另一种抛弃型半导体材料、抛弃型金属材料或者抛弃型介电材料的抛弃型栅极材料部分42；及包括诸如氮化硅的抛弃型介电材料的抛弃型介电帽46。在图8的处理步骤之后，包括诸如氧化硅的介电材料的平面化介电材料层60淀积在抛弃型栅极堆叠（40、42、46）之上，并且采用抛弃型介电帽46作为蚀刻停止层来平面化。 
参考图16，抛弃型栅极堆叠（40、42、46）对平面化介电材料层60选择性地被除去，以形成栅极腔体。通过栅极介电层和导电材料层的淀积，以及导电材料层与栅极介电层从平面化介电材料层60的顶表面之上的去除，包括栅极电介质50’和栅极电极52’的替换栅极结构（50’、52’）在每个栅极腔体中形成。触点级介电层90淀积在平面化介电材料层60之上，并且各种触点通孔结构通过触点级介电层90和平面化介电材料层60形成。各种触点通孔结构可以包括源极/漏极触点通孔结构82和栅极触点通孔结构85。 
虽然已经关于其优选实施例具体地示出并描述了本公开，但是本领域技术人员应当理解，在不背离本公开主旨与范围的情况下，可以对形式和细节进行以上及其它改变。因此，本公开不是要限定到所描述和说明的精确形式与细节，而是落入所附权利要求的范围之内。