半导体结构及其制造方法.pdf

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1、(10)申请公布号 CN 104051457 A (43)申请公布日 2014.09.17 CN 104051457 A (21)申请号 201310263520.7 (22)申请日 2013.06.27 61/778,577 2013.03.13 US H01L 27/06(2006.01) H01L 21/8232(2006.01) (71)申请人 旺宏电子股份有限公司 地址 中国台湾新竹科学工业园区力行路 16 号 (72)发明人 林镇元 詹景琳 林正基 连士进 (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 任岩 (54) 发明名称 半导体结构及其制造方法 (。

2、57) 摘要 本发明公开了一种具有一高电压区及一低电 压区的半导体结构包括 ： 一基板， 其为一第一导 电类型， 容纳所述高电压区及所述低电压区。一 电阻， 位于所述基板上， 连接所述高电压区及所述 低电压区， 且所述电阻实质上驻留于所述高电压 区中。所述结构进一步包括 ： 一第一掺杂区域， 其 为所述第一导电类型， 位于所述基板中， 处于所述 高电压区与所述低电压区之间 ； 及一第二掺杂区 域， 其为一第二导电类型， 处于所述基板与所述第 一掺杂区域之间。 此外， 一绝缘层形成于所述电阻 与所述第一掺杂区域之间。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 8 页。

3、 附图 14 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书8页 附图14页 (10)申请公布号 CN 104051457 A CN 104051457 A 1/2 页 2 1. 一种具有一高电压区及一低电压区的半导体结构， 所述结构包含 ： 一基板， 其为一第一导电类型， 容纳所述高电压区及所述低电压区 ； 一电阻， 其位于所述基板上， 连接所述高电压区及所述低电压区， 其中所述电阻用以降 低施加至所述高电压区的偏压， 且所述电阻驻留于所述高电压区中 ； 一第一掺杂区域， 其为所述第一导电类型， 位于所述基板中， 处于所述高电压区与所述 低电压区之间 。

4、； 及 一第二掺杂区域， 其为一第二导电类型， 处于所述基板与所述一绝缘层之间 ； 其中所述绝缘层置于所述电阻与所述第一掺杂区域之间。 2. 根据权利要求 1 所述的半导体结构， 其进一步包含 ： 一第三掺杂区域， 其为所述第二 导电类型， 处于所述绝缘层与所述第一掺杂区域之间， 其中所述第三掺杂区域的掺杂浓度 不同于所述第二掺杂区域的掺杂浓度。 3. 根据权利要求 1 所述的半导体结构， 其中所述绝缘层处于所述电阻与所述第二掺杂 区域之间。 4. 根据权利要求 1 所述的半导体结构， 其中所述第一掺杂区域的一掺杂浓度大于所述 第二掺杂区域的一掺杂浓度。 5. 根据权利要求 2 所述的半导体结。

5、构， 其中所述第三掺杂区域的一掺杂浓度小于所述 第一掺杂区域的一掺杂浓度。 6. 一种制造具有一高电压区及一低电压区的一半导体结构的方法， 包含 ： 提供一第一导电类型的一基板 ； 通过一第一注入而在所述基板中形成一第二导电类型的一第二掺杂区域 ； 通过一第二注入而在所述第二掺杂区域中形成所述第一导电类型的一第一掺杂区 域 ； 在所述基板上形成一绝缘层 ； 在所述绝缘层上形成一电阻， 其中所述电阻电连接所述高电压区及所述低电压区 ； 及 形成电连接至所述电阻的一导体 ； 其中形成一第一掺杂区域的所述步骤界定所述高电压区及所述低电压区。 7. 根据权利要求 6 所述的制造一半导体结构的方法， 其。

6、中形成一电阻的所述步骤包 含 ： 在所述绝缘层上沉积电阻材料 ； 通过一第三注入而控制所述电阻材料的电阻 ； 对所述电阻进行图案化 ； 及 通过一第四注入而在所述电阻的一部分上形成一欧姆触点。 8. 根据权利要求 6 所述的制造一半导体结构的方法， 其进一步包含 ： 在所述第一掺杂 区域上且在所述第二掺杂区域中形成所述第二导电类型的一第三掺杂区域。 9. 一种具有一高电压区及一低电压区的半导体结构， 所述结构包含 ： 一基板， 其为一第一导电类型 ； 一掺杂区域， 其为一第二导电类型， 位于所述基板中 ； 一二极管装置， 其位于所述掺杂区域中， 其中所述二极管装置包含一第一导电类型的 一第一端。

7、及一第二导电类型的一第二端 ； 权 利 要 求 书 CN 104051457 A 2 2/2 页 3 一绝缘层， 其位于所述基板上 ； 一电阻， 其位于所述绝缘层上， 电连接所述高电压区及所述低电压区的一高电压输入 ； 及 一电容， 其包含连接至所述电阻的一第三端及连接至所述二极管装置的所述第二端的 一第四端。 10. 根据权利要求 9 所述的半导体结构， 其中所述电容包含由场氧化物或浅沟道隔离 构成的一绝缘层。 权 利 要 求 书 CN 104051457 A 3 1/8 页 4 半导体结构及其制造方法 技术领域 0001 本发明是关于半导体结构， 且更特定言的， 是关于具有高电压电阻的半导。

8、体结构。 背景技术 0002 高电压集成电路 (HVIC) 可将低电压控制信号转变为适用于在高电压应用中驱动 电力开关的电平。 HVIC亦可在具有高电压电路及低电压电路的单个芯片中将信号自较高电 压电平转变为较低电压电平， 从而共享同一 I/O 衬垫。因此， 必须仔细地管理电压隔离以防 止低电压电路经受因高偏压而导致的永久损坏。 HVIC设计中的一者为将高电压电阻整合于 半导体结构中， 以用于在高输入电压进入至低电压电路中的前降低高输入电压的电平。多 晶硅频繁用于现有制造程序中， 且适用于具体应用的电阻可通过多晶硅电阻的掺杂浓度以 及总长度与图案来调谐。 0003 在 HVIC 的 I/O 衬。

9、垫发生高冲击性电压的状况下， 多晶硅电阻本身可受高偏压损 坏， 且低电压电路也将由于缺乏偏压缩减 (stress reduction) 而不可避免地受到影响。利 用多晶硅电阻的已知 HVIC 结构亦可包括固有电容， 其将多晶硅电阻用作一个电极且将连 接至接地的基板用作另一电极。 内建式电容经设计以在高冲击性电压超过所述电容的击穿 电压时将高偏压分流。在此状况下， 可保护多晶硅电阻免于高电压烧毁。 0004 为了允许将较高输入电压施加至 HVIC， 具有耐受较高击穿电压的电路为产业界所 需， 以便促进电压隔离的功能。所述电路应具有将高冲击性电压分流的结构且允许所述结 构耐受较高击穿电压。 发明内。

10、容 0005 本发明的目的为提供一种适用于具体高电压应用的半导体结构， 其中所述半导体 结构在所述高偏压损坏已知结构中的高电压电阻的前将高冲击性电压分流， 且允许所述半 导体结构耐受较高击穿电压。 在所述结构中设计了具有高击穿电压的包括电容以及二极管 的保护路径， 以便达成所述目标。 本结构亦形成延伸的空乏区域， 以降低易在具有非连续掺 杂浓度区域处发生的高电场。 本结构的空乏辅助层会增大空乏区宽度且延伸空间电荷所占 据的区域。在本发明中所呈现的半导体结构改变电场分布， 以使得在较高电压下才会发生 雪崩击穿 (avalanche breakdown)。 0006 本发明的一个实施例为提供一种具。

11、有一高电压区及一低电压区的半导体结构， 其 包括 ： 一基板， 其为一第一导电类型， 容纳所述高电压区及所述低电压区 ； 一电阻， 其位于 所述基板上， 连接所述高电压区及所述低电压区， 其中所述电阻经组态以降低施加至所述 高电压区的偏压， 且所述电阻实质上驻留于所述高电压区中 ； 一第一掺杂区域， 其为一第一 导电类型， 位于所述基板中， 处于所述高电压区与所述低电压区之间 ； 一第二掺杂区域， 其 为一第二导电类型， 处于所述基板与一绝缘层之间， 其中所述绝缘层置于所述电阻与所述 第一掺杂区域之间。 类似于上述实施例的另一实施例进一步包含 ： 一第三掺杂区域， 其为所 述第二导电类型， 处。

12、于所述绝缘层与所述第一掺杂区域之间。 说 明 书 CN 104051457 A 4 2/8 页 5 0007 本发明的另一实施例为提供一种制造具有一高电压区及一低电压区的一半导体 结构的方法， 其中所述方法包括以下步骤 ： 提供一第一导电类型的一基板 ； 通过一第一注 入而在所述基板中形成一第二导电类型的一第二掺杂区域 ； 通过一第二注入而在所述第二 掺杂区域中形成一第一导电类型的一第一掺杂区域 ； 在所述基板上形成一绝缘层 ； 在所述 绝缘层上形成一电阻， 其中所述电阻电连接所述高电压区及所述低电压区 ； 及形成电连接 至所述电阻的一导体。形成一第一掺杂区域的所述步骤界定所述高电压区及所述低。

13、电压 区。 0008 本发明的另一实施例为提供一种具有一高电压区及一低电压区的半导体结构， 其 包括 ： 一基板， 其为一第一导电类型 ； 一掺杂区域， 其为一第二导电类型， 位于所述基板中 ； 一二极管装置， 其位于所述掺杂区域中， 其中所述二极管装置包含一第一导电类型的一第 一端及一第二导电类型的一第二端 ； 一绝缘层， 其位于所述基板上 ； 一电阻， 其位于所述绝 缘层上， 电连接所述高电压区及所述低电压区的一高电压输入 ； 及一电容， 其包含连接至所 述电阻的一第三端及连接至所述二极管装置的所述第二端的一第四端。 0009 上文已相当广泛地概述本发明的技术特征及优点， 以使下文的本发明。

14、详细描述得 以获得较佳了解。构成本发明的权利要求的其它技术特征及优点将描述于下文。本发明 所述技术领域中具有通常知识者应了解， 可相当容易地利用下文揭示的概念与特定实施例 可作为修改或设计其它结构或制作工艺而实现与本发明相同的目的。 本发明所述技术领域 中具有通常知识者亦应了解， 这类等效建构无法脱离权利要求所界定的本发明的精神和范 围。 附图说明 0010 图 1 描绘根据本发明的一个实施例的具有高电压区及低电压区的半导体结构的 俯视图， 其中虚线表示所述结构的内埋部分 ； 0011 图 2 描绘根据本发明的一个实施例的沿着图 1 所示的线 AA的横截面图 ； 0012 图 3 描绘根据本发。

15、明的一个实施例的具有高电压区及低电压区的半导体结构的 俯视图， 其中虚线表示所述结构的内埋部分 ； 0013 图 4 描绘根据本发明的另一实施例的沿着图 3 所示的线 BB的横截面图 ； 0014 图 5 描绘根据本发明的一个实施例的具有高电压区及低电压区的半导体结构的 俯视图， 其中虚线表示所述结构的内埋部分 ； 0015 图 6 描绘根据本发明的另一实施例的沿着图 5 所示的线 CC的横截面图 ； 0016 图 7 描绘图 2、 图 4 及图 6 所说明的半导体结构的等效电路 ； 及 0017 图 8A 至图 8J 说明制造具有如图 4 所说明的横截面图的半导体结构的方法的制造 步骤。 0。

16、018 【主要元件符号说明】 0019 10 半导体结构 0020 11 高电压区 0021 12 低电压区 0022 13A 输入衬垫 0023 13B 输出衬垫 说 明 书 CN 104051457 A 5 3/8 页 6 0024 14 电阻 0025 15 辅助层 0026 20 半导体结构 0027 21 高电压区 0028 22 低电压区 0029 23A 输入衬垫 0030 23B 输出衬垫 0031 24 电阻 0032 25 辅助层 0033 30 半导体结构 0034 31 高电压区 0035 32 低电压区 0036 33A 输入衬垫 0037 33B 输出衬垫 0038。

17、 34 电阻 0039 35A 辅助层 0040 35B 辅助层 0041 200A 结构 0042 200B 结构 0043 200C 结构 0044 201 P 型基板 /P 型掺杂基板 0045 202 电阻 0046 203A P 型掺杂区域 /P 型掺杂层 0047 203B N 型掺杂区域 /N 型掺杂层 0048 204 N 型阱 0049 205 绝缘层 0050 206 P 型阱 0051 206A 欧姆触点 0052 206B 欧姆触点 0053 207A 输入衬垫 / 触点输入 0054 207B 输出衬垫 / 输出触点 0055 208 层间介电质 0056 209 钝。

18、化层 0057 210A 空乏区域 0058 210B 空乏区域 0059 210C 空乏区域 0060 211 高电压区 0061 212 低电压区 0062 700A 输入 说 明 书 CN 104051457 A 6 4/8 页 7 0063 700B 输出 0064 701 二极管装置 0065 702 电容 0066 703 电阻 0067 710 保护区域 0068 720 路径 0069 730 路径 0070 801 P 型基板 0071 802 N 型阱 0072 803 P 型阱 803 0073 803A 欧姆触点 0074 804 氮化硅 0075 805 光刻胶 00。

19、76 805A 窗口 0077 806 P 型掺杂区域 0078 807 场氧化物 0079 808 电阻 0080 809 N 型掺杂区域 0081 810 层间介电质 (ILD) 0082 811A 金属衬垫 0083 811B 金属衬垫 0084 811C 金属衬垫 0085 812 钝化层 具体实施方式 0086 以下所述的为本发明中所例述的实施例与所附图示， 以各种例示的方式针对本发 明做更充分的阐述。 所提出的各种例示应整体观的而不应所述断章取义或以此对本发明所 欲保护的范围加以限缩， 所揭露的内容是可供熟悉此领域的技艺人士完整了解。在说明书 中所用的 “或” 字为一连接用语， 可。

20、是为 “和 / 或” 。另外， 冠词 “一” 可视为单数或复数。 “耦 接” 或 “连接” 一词可代表元件间直接连接或间接地透过其它元件进行连接。 0087 将根据附图来描述本发明。 0088 本发明的一个实施例提供图 1 所描绘的结构。图 1 所示为具有高电压区 11 及低 电压区 12 的半导体结构 10 的俯视图。虚线所示的说明表示内埋于半导体结构 10 的基板 中的部分。输入衬垫 13A 电连接至电阻 14。在本实施例中， 电阻 14 以曲折方式图案化以获 得足够电阻。 电阻14的一个端电连接至输入衬垫13A， 且其另一端自高电压区11延伸至低 电压区 12， 从而连接输出衬垫 13B。

21、。空乏辅助层 15( 下文称为 辅助层 ) 为半导体结构 10 的基板中的内埋部分。辅助层 15 的位置将高电压区 11 与低电压区 12 分离。换言的， 足以 使低电压区 12 的功能或结构完整性劣化的任何高电压应力将由辅助层 15 保护。图 1 的说 明省略了半导体结构 10 的表面上的其它结构以便醒目提示内埋部分。 说 明 书 CN 104051457 A 7 5/8 页 8 0089 图 2 描绘沿着图 1 的线 AA的横截面图 200A。具有高电压区 211 及低电压区 212 的半导体结构的横截面包括高电阻 P 型基板 201， 其容纳高电压区 211 及低电压区 212。返 回参。

22、看图 1， 图 2 所示的横截面主要描绘高电压区 11 及辅助层 15 的结构轮廓。图 2 中的 电阻 202 对应于图 1 所示的电阻 14。图 2 中的输入衬垫 207A 及输出衬垫 207B 对应于图 1 所示的输入衬垫 13A 及输出衬垫 13B。P 型掺杂区域 203A 对应于图 1 所示的辅助层 15。图 2 的电阻 202 连接高电压区 211 及低电压区 212， 其中电阻 202 经组态以降低经由输入衬垫 207A 而施加至高电压区 211 的偏压， 且电阻 202 实质上驻留于高电压区 211 中。P 型掺杂 区域 203A 位于基板 201 中的 N 型阱 204 中。如。

23、图 1 及图 2 所示， P 型掺杂区域 203A 形成辅 助层 15， 辅助层 15 将高电压区 (11、 211) 与低电压区 (12、 212) 分离。因此， P 型掺杂区域 203A 中的一者展示于 N 型阱 204 的左侧角落， 且另一 P 型掺杂区域 203A 展示于 N 型阱 204 的右侧角落。绝缘层 205 位于基板 201 的表面上且处于电阻 202 与 N 型阱 204 之间。本实 施例中， 因为 P 型掺杂区域 203A 置放于 N 型阱 204 顶部表面的下， 所述绝缘层 205 亦可视 处于所述电阻 202 与所述 P 型掺杂区域 203A 之间。 0090 图 2。

24、 中的横截面半导体结构 200A 进一步包括 P 型阱 206， 其围绕 N 型阱 204。P 型 阱 206 的欧姆触点 206A 将基板 201 连接至金属触点 206B， 金属触点 206B 可进一步接地。 由于图 1 所示的电阻 14 的曲折图案， 可自结构 200A 的横截面图看到多个电阻片段。层间 介电质 208 沉积在经图案化的电阻 202 上及经图案化的电阻 202 之间。允许电流自触点输 入 207A 流动， 流经电阻 202， 且自输出触点 207B 离开高电压区 211。在一个实施例中， 触点 输入 207A 可为在高电压区 211 中设计的高电压电路的 I/O 衬垫。钝。

25、化层 209 可最终覆盖 在所述装置的顶部上， 且输入衬垫 207A 的部分自钝化层 209 暴露。 0091 在图 2 中， 由虚线界定空乏区域 210A 的范围。相比不具有 P 型掺杂区域 203A 的 结构， 结构 200A 中的空乏区域 210A 较广， 因此产生较大空间电荷区域， 且电场的强度在结 构 200A 中可实际上降低。较和缓的电位梯度可用来维持较高击穿电压， 因此结构 200A 继 而适用于高电压的应用。 0092 在一个实施例中， 高电阻性 P 型掺杂基板 201 具有介于 50 欧姆与 200 欧姆之间的 电阻。N 型阱 204 的掺杂浓度低于 P 型掺杂区域 203A。

26、。举例而言， N 型阱 204 的掺杂浓度 可为 21012至 31012/cm2， 且 P 型掺杂区域 203A 的掺杂浓度可为 51012至 91012/cm2。 0093 图 2 所示的结构 200A 的绝缘层可由场氧化物或浅沟道隔离构成。同一结构 200A 的电阻 202 可由以下导电材料构成 ： 多晶硅、 铝、 铜、 碳化硅、 氮化钛或其组合。导电材料的 电阻可经由离子注入或其几何形状来控制。 0094 在一个实施例中， 结构 200A 中所示的 P 型掺杂区域 203A 内埋于 P 型基板 201 中 ； 然而， P 型掺杂区域 203A 的位置可朝向 N 型阱 204 的表面提升。

27、。换言的， 绝缘层 205 可置放 于电阻 202 与 N 型阱 204 之间， 如图 2 所示， 或可置放于电阻 202 与 P 型掺杂区域 203A 之 间 ( 未图示 )。 0095 图 3 描绘根据本发明的一个实施例的具有高电压区 21 及低电压区 22 的半导体结 构 20 的俯视图。虚线所示的说明表示内埋于半导体结构 20 的基板中的部分。图 3 所示的 输入衬垫 23A、 输出衬垫 23B 及电阻 24 可为与图 1 所示类似的结构 ； 然而， 结构 20 的辅助 层 25 的非连续布局可由俯视图清楚显示， 而图 1 中的辅助层 15 展示连续布局。非连续辅 助层 25 产生侧向。

28、空乏区域， 且因此在需要耐受较高击穿电压时为较佳的。 说 明 书 CN 104051457 A 8 6/8 页 9 0096 半导体结构 20 中的辅助层 25 的掺杂轮廓亦不同于半导体结构 10 中的辅助层的 掺杂轮廓。图 4 描绘根据本发明的另一实施例的沿着图 3 所示的线 BB的横截面图。半导 体结构 200B 与图 2 中的结构 200A 共享类似结构 ； 然而， 结构 200B 的辅助层进一步包含位 于 P 型掺杂区域 203A 的顶部上的 N 型掺杂区域 203B。亦即， 绝缘层 205 处于电阻 202 与 N 型掺杂区域 203B 之间。在另一实施例中， 在 P 型掺杂区域 2。

29、03A 的顶部上具有 N 型掺杂区 域 203B 的辅助层可具有连续布局。在替代实施例中， 具有 P 型掺杂区域 203A 的辅助层可 具有非连续布局。 0097 在一个实施例中， 高电阻性 P 型掺杂基板 201 具有介于 100 欧姆与 150 欧姆之间 的电阻。N 型阱 204 的掺杂浓度低于 P 型掺杂区域 203A。举例而言， N 型阱 204 的掺杂浓度 可为 2.51012至 2.81012/cm2， 且 P 型掺杂区域 203A 的掺杂浓度可为 71012至 81012/ cm2。N 型掺杂区域 203B 的掺杂浓度的范围为约 11012至 31012/cm2， 此低于 P 型。

30、掺杂区 域 203A 的掺杂浓度。 0098 适用于结构 200B 的图 4 所示的绝缘层 205 及电阻 202 的材料可与上述结构 200A 相同。 0099 在图 4 中， 由虚线界定空乏区域 210B 的范围。相比不具有 N 型掺杂区域 203B 的 结构， 结构 200B 中的空乏区域 210B 延伸得较多， 因此产生较大空间电荷区域， 且电场的强 度在结构 200B 中可实际上降低。 0100 图 5 描绘根据本发明的一个实施例的具有高电压区 31 及低电压区 32 的半导体结 构 30 的俯视图， 其中虚线表示内埋于半导体结构 30 的基板中的部分。图 5 所示的输入衬 垫33A。

31、、 输出衬垫33B及辅助层的原始部分35A可为与图1及图3所示类似的结构 ； 然而， 结 构 30 中的电阻 34 围绕输入衬垫 33A， 且辅助层的额外部分 35B 位于辅助层的原始部分 35A 内。 0101 图 6 描绘根据本发明的另一实施例的沿着图 5 所示的线 CC的横截面图。图 6 所示的辅助层 35 的掺杂轮廓可类似于图 2 或图 4 所示的辅助层的掺杂轮廓。半导体结构 200C 与图 2 的结构 200A 及图 4 的结构 200B 共享类似结构， 不同的处在于电阻 202、 输入 衬垫 207A、 输出衬垫 207B 以及位于高电压区 211 的中心的辅助层的额外部分的不同配。

32、置。 在本实施例中， 将高电压区 211 与低电压区 212 分离的辅助层的原始部分包括 P 型掺杂层 203A 及 N 型掺杂层 203B ； 辅助层的额外部分仅包括 P 型掺杂层 203A 及 N 型掺杂层 203B。 在另一实施例中， 辅助层的额外部分仅包括 P 型掺杂层 203A。 0102 在图 6 中， 由虚线界定空乏区域 210C 的范围。相比不具有辅助层的额外部分的结 构， 结构 200C 中的空乏区域 210C 延伸得较多， 因此产生较大空间电荷区域， 且电场的强度 在结构 200C 中可实际上降低。辅助层的原始部分及额外部分可具有如图 1 所示的连续布 局或如图 3 所示的。

33、非连续布局。 0103 图7描绘图2、 图4及图6所说明的半导体结构的等效电路。 图7所示的输入700A 及输出 700B 表示上述半导体结构的输入衬垫及输出衬垫。电阻 703 电连接输出 700A 及输 出 700B。保护区域 710 包括串联连接的电容 702 及二极管装置 701。二极管装置 701 的第 一端接地且二极管装置 701 的第二端连接至电容 702 的第四端。电容 702 的第三端在输入 700A 与输出 700B 之间连接至电流路径。图 7 所描绘的二极管装置 701 为符号表示， 其可包 括串联连接的多个二极管的配置。 说 明 书 CN 104051457 A 9 7/。

34、8 页 10 0104 返回参看图 4， 在低于绝缘层 205 的击穿电压与二极管装置的击穿电压的总和的 高电压施加至输入衬垫 207A 时， 电流将遵循以下路径 ： 自高电压输入衬垫 207A、 电阻 202 流动， 且最终流动至输出衬垫 207B， 藉此进入低电压区。输出衬垫 207B 处的电压电平由电 阻 202 极大地降低， 电阻 202 用以在电流进入低电压区的前降低足够的电位。在图 7 中， 此 正常操作条件下的电流遵循路径730。 另一方面， 在高于绝缘层205的击穿电压与二极管装 置的击穿电压的总和的高电压施加至输入衬垫 207A 时， 电流将继而遵循以下路径 ： 自高电 压输。

35、入衬垫207A、 电容、 二极管装置流动， 且最终流动至接地。 在图7中， 此过载电压保护条 件下的电流遵循路径 720。 0105 返回参看图 4， 在本实施例中， 电容具有由电阻 202 形成的上电极及由 P 型基板 201 的部分形成的下电极。在图 4 所示的实施例中， 下电极可为位于 N 型阱 204 内的 N 型掺 杂区域 203B。在图 2 所示的另一实施例中， 下电极可为 N 型阱 204。在本实施例中， 二极管 装置包括辅助层、 N 型阱 204 及 P 型基板 201。如图 4 所示， 辅助层包含 P 型掺杂区域 203A 及 N 型掺杂区域 203B ； 因此， 二极管装置。

36、包括串联连接的两个二极管。P 型基板 201 可进一 步经由与 P 型阱 206 的连接而接地。 0106 图 8A 至图 8J 说明制造具有如图 4 所说明的横截面图的半导体结构的方法的制造 步骤。本发明提供用于制造半导体结构的两种方法。 0107 在下文中描述第一方法。图 8A 提供 P 型基板 801， 其具有一 N 型阱 802 及两个 P 型阱 803。N 型阱 802 系通过第一注入工艺而形成。图 8B-1 展示在 P 型基板 801 的顶部上 沉积氮化硅 804 的经图案化层作为用于后续场氧化物形成的硬式掩模。接着在经图案化氮 化硅 804 上形成经图案化光刻胶 805。在光刻胶。

37、 805 上开放窗口 805A 以促进第二注入， 且 形成 P 型掺杂区域 806。图 8C-1 展示场氧化物 807 的形成及氮化硅 804 的剥离。在另一实 施例中， 场氧化工艺可替换为浅沟道隔离工艺。图 8D-1 说明通过第三注入而进行电阻 808 沉积及电阻调谐的工艺。图 8E-1 展示经图案化电阻 808 的结果。在本实施例中， 多晶硅用 作电阻材料 ； 然而， 诸如铝、 铜、 碳化硅、 氮化钛或其组合的其它导电材料亦可用作电阻。图 8F-1 展示通过第四注入 (N+离子注入 ) 而在电阻 808 的两端形成欧姆触点 ； 所述两端将分 别电连接至输入衬垫及输出衬垫。在当前步骤， N+。

38、离子注入亦经由场注入的工艺而在 P 型 掺杂区域 806 的顶部上形成 N 型掺杂区域 809。 0108 图 8G 为用于形成 P 型阱 803 的欧姆触点 803A 的光步骤。图 8H 通过介电质沉积 而在场氧化物 807 及电阻 808 上形成层间介电质 (ILD)810。进一步蚀刻 ILD810 以暴露 P 型阱 803 的欧姆接点 803A 及电阻 808 的欧姆接点。图 8I 形成连接至电阻 808 的两端的金 属衬垫 811A、 811B 及连接至 P 型阱 803 的金属衬垫 811C。图 8J 为在金属衬垫 811A 上沉积 具有开口的钝化层 812 的最终步骤。在一个实施例。

39、中， 金属衬垫 811A 为高电压集成电路的 I/O 衬垫。 0109 如下描述第二方法 ： 图 8A 及图 8G 至图 8J 在第一方法与第二方法两者中相同。图 8B-2 通过第二注入经由光刻胶的开口而形成辅助层， 即， P 型掺杂区域 806 及 N 型掺杂区域 809。图 8C-2 在氮化硅掩模上形成场氧化物 807 ； 在完成氧化时移除氮化物掩模。图 8D-2 说明通过第三注入而进行电阻808沉积及电阻调谐的工艺。 图8E-2展示经图案化电阻808 的结果。图 8F-2 展示通过第四注入 (N+离子注入 ) 而在电阻 808 的两端形成欧姆触点 ； 所 述两端将分别电连接至输入衬垫及输。

40、出衬垫。 说 明 书 CN 104051457 A 10 8/8 页 11 0110 步骤 8B-1 及步骤 8B-2 在 N 型阱中形成 P 型掺杂区域。P 型掺杂区域被视为辅助 层的部分， 且因此上述步骤界定高电压集成电路的高电压区及低电压区。 0111 本发明的技术内容及技术特点已揭示如上， 然而熟悉本项技术的人士仍可能基于 本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此， 本发明的保护范围 应不限于实施例所揭示者， 而应包括各种不背离本发明的替换及修饰， 并为以下的申请专 利范围所涵盖。 说 明 书 CN 104051457 A 11 1/14 页 12 图 1 说 明 。

41、书 附 图 CN 104051457 A 12 2/14 页 13 图 2 说 明 书 附 图 CN 104051457 A 13 3/14 页 14 图 3 说 明 书 附 图 CN 104051457 A 14 4/14 页 15 图 4 说 明 书 附 图 CN 104051457 A 15 5/14 页 16 图 5 说 明 书 附 图 CN 104051457 A 16 6/14 页 17 图 6 说 明 书 附 图 CN 104051457 A 17 7/14 页 18 图 7 说 明 书 附 图 CN 104051457 A 18 8/14 页 19 图 8A 图 8B-1 说 。

42、明 书 附 图 CN 104051457 A 19 9/14 页 20 图 8B-2 图 8C-1图 8C-2 说 明 书 附 图 CN 104051457 A 20 10/14 页 21 图 8D-1图 8D-2 说 明 书 附 图 CN 104051457 A 21 11/14 页 22 图 8E-1图 8E-2 说 明 书 附 图 CN 104051457 A 22 12/14 页 23 图 8F-1图 8F-2 说 明 书 附 图 CN 104051457 A 23 13/14 页 24 图 8G图 8H 说 明 书 附 图 CN 104051457 A 24 14/14 页 25 图 8I图 8J 说 明 书 附 图 CN 104051457 A 25 。