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1、(10)申请公布号 CN 104051331 A (43)申请公布日 2014.09.17 CN 104051331 A (21)申请号 201410085151.1 (22)申请日 2014.03.10 61/778,477 2013.03.13 US 13/897,702 2013.05.20 US H01L 21/768(2006.01) H01L 23/50(2006.01) (71)申请人 旺宏电子股份有限公司 地址 中国台湾新竹科学工业园区力行路 16 号 (72)发明人 赖二琨 施彦豪 李冠儒 (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 任岩 (54。
2、) 发明名称 3D阵列的大马士革半导体装置及其形成方法 (57) 摘要 本发明公开了一种 3D 阵列的大马士革半导 体装置及其形成方法， 于此半导体装置中， 互补的 字线或位线的构造包括位于间隔开的隆起部之间 大高宽比的沟道的大马士革特征， 沟道的大马士 革特征是沿第二方向延伸。大马士革导体可利用 双图案化的掩模来刻蚀亚光刻的牺牲线， 形成填 充物于牺牲线上， 然后移除牺牲线来留下填充物 中作为大马士革模型的沟道来形成， 并利用导体 材料填充沟道。存储器单元是沉积在位线或字 线的叠层与跨过叠层的字线或位线之间的交错点 处， 而形成 3D 存储器阵列。于一方向， 3D 存储器 包括介电电荷捕捉存。
3、储器单元、 电荷捕捉层、 与高 介电常数的阻挡介电层， 介电电荷捕捉存储器单 元具有能隙设计的隧穿层， 且导体材料包括高功 函数材料。 (30)优先权数据 (51)Int.Cl. 权利要求书 3 页 说明书 13 页 附图 27 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书13页 附图27页 (10)申请公布号 CN 104051331 A CN 104051331 A 1/3 页 2 1. 一种用于一装置的一导体结构 (conductor structure) 的形成方法， 包括 ： 提供一衬底， 该衬底具有多个间隔开的导体的叠层 ； 形成具有多个图。
4、案化的沟道的一填充材料介于这些间隔开的叠层之间， 并位于这些间 隔开的叠层上 ； 以及 以一导体材料填充这些图案化的沟道， 以形成多个导线在这些间隔开的导体的叠层 上， 并垂直于这些间隔开的导体的叠层。 2. 根据权利要求 1 所述的用于一装置的一导体结构的形成方法， 其中所述形成该填充 材料的方法包括利用双图案化法(double patterning)形成多个牺牲材料线介于这些间隔 开的叠层之间并位于这些间隔开的叠层上， 提供该填充材料， 以及然后移除这些牺牲材料 线， 以留下该填充材料中的这些图案化的沟道。 3. 根据权利要求 1 所述的用于一装置的一导体结构的形成方法， 其中所述形成具有。
5、这 些图案化的沟道的该填充材料的方法包括 ： 以一第一绝缘体覆盖这些间隔开的导体的叠层， 该第一绝缘体在这些间隔开的导体的 叠层上具有一第一厚度 ； 形成一图案化的掩模于该第一绝缘体上， 该图案化的掩模是配置垂直于这些间隔开的 导体的叠层 ； 利用该图案化的掩模刻蚀该第一绝缘体， 以在这些间隔开的导体的叠层之间及上方形 成该第一绝缘体的多个图案化的隆起部 ； 以一第二绝缘体覆盖这些图案化的隆起部与这些间隔开的导体的叠层， 并刻蚀该第二 绝缘体， 以露出这些图案化的隆起部的多个顶表面 ； 以及 移除这些图案化的隆起部， 留下所述具有这些图案化的沟道的该填充材料。 4. 根据权利要求 1 所述的用。
6、于一装置的一导体结构的形成方法， 其中所述形成该导线 的方法更包括 ： 以该导电材料覆盖该填充材料， 并以该导电材料填充这些图案化的沟道 ； 以及 从一填充材料表面移除该导电材料， 并留下位于这些图案化的沟道中的该导电材料， 以形成这些导线。 5. 根据权利要求 3 所述的用于一装置的一导体结构的形成方法， 更包括 ： 利用该图案化的掩模用作一掩模层， 来移除该第一绝缘体的一部分， 以形成一第一开 口结构与一第二材料结构， 该第二材料结构包括至少该第一绝缘体 ； 沉积该绝缘体填充物在该第二材料结构上， 并填充该第一开口结构， 该绝缘体填充物 在该第二材料结构上形成一厚度 ； 以及 利用大马士革。
7、工艺(damascene process)形成这些导线在这些间隔开的叠层之间与上 方。 6. 根据权利要求 5 所述的用于一装置的一导体结构的形成方法， 其中该大马士革工艺 包括以下步骤 ： 对该填充材料进行一刻蚀二工艺， 以露出该第一绝缘体的一表面 ； 从该第二材料结构选择性地移除该第一绝缘体， 以形成这些沟道结构于该填充材料的 一部分中， 该第二开口结构包括先前由该第二材料结构占据的一第一开口与一第二开口 ； 以该导体材料填充这些图案化的沟道 ； 以及 权 利 要 求 书 CN 104051331 A 2 2/3 页 3 对该导电材料进行一平坦化工艺， 以形成这些导线于这些图案化的沟道的各。
8、个中， 并 电性且物性隔离这些导体线的各个。 7. 一种半导体装置， 包括 ： 一衬底， 具有多个间隔开的导体的叠层 ； 一填充材料， 具有多个图案化的沟道介于这些间隔开的叠层之间与并位于这些间隔开 的叠层上 ； 以及 一大马士革导体材料， 配置成多个导线在这些间隔开的导体的叠层上， 并垂直于这些 间隔开的导体的叠层。 8. 根据权利要求 7 所述的半导体装置， 其中该大马士革导体材料是配置在这些图案化 的沟道的各个中。 9. 根据权利要求 7 所述的半导体装置， 更包括一存储器材料， 共形地涂布在这些间隔 的导体的叠层的各个上。 10. 根据权利要求 7 所述的半导体装置， 其中这些间隔开的。
9、导体的叠层各包括多个由 绝缘材料分开的半导体条纹的叠层。 11. 一种用于一半导体装置的一导体的形成方法， 包括 ： 提供多个间隔开的导体的叠层， 这些间隔开的导体的叠层具有一存储器材料在这些间 隔开的导体的叠层的各个上 ； 形成多个图案化的沟道于这些间隔开的导体的叠层上且之间的一填充材料中 ； 例用一导体材料填充这些图案化的沟道， 以形成多个导线垂直于这些间隔开的导体的 叠层 ； 以及 移除该填充材料， 以在这些导线之间形成用以绝缘的一间隙 (gap)。 12. 根据权利要求 11 所述的用于一半导体装置的一导体的形成方法， 其中形成这些图 案化的沟道于该填充材料中的方法包括 ： 沉积该填充。
10、材料于这些间隔开的导体上与之间 ； 形成一第一图案化的掩模于该填充材料上 ； 以及 形成这些图案化的沟道于该填充材料中， 并从该填充材料形成多个牺牲材料线。 13. 根据权利要求 11 所述的用于一半导体装置的一导体的形成方法， 其中形成这些导 线的方法包括 ： 沉积该导电材料以填充这些图案化的沟道， 并位于这些牺牲材料线上 ； 从这些牺牲材料线的一表面移除该导电材料 ； 以及 移除这些牺牲材料线， 而在这些图案化的沟道的各个中留下该导电材料。 14. 根据权利要求 13 所述的用于一半导体装置的一导体的形成方法， 其中移除这些牺 牲材料线的步骤是在这些导线之间形成多个用作绝缘体的空气间隙 (。
11、air gap)。 15. 一种半导体装置， 包括 ： 一衬底， 具有多个间隔开的导体的叠层于其上 ； 一大马士革导体材料， 配置成多个导线于这些间隔开的导体的叠层上与之间， 这些导 线垂直于这些间隔开的导体的叠层 ； 以及 一空气间隙， 在这些导线之间用于绝缘。 16. 一种包括存储器元件的 3D 阵列的半导体装置， 包括 ： 权 利 要 求 书 CN 104051331 A 3 3/3 页 4 多个间隔开的导体的叠层 ； 一存储器结构， 位于这些间隔开的叠层中的这些导体的多个侧壁上， 该存储器结 构包括一隧穿层、 一介电电荷储存层与一阻挡介电层， 该阻挡介电层包括一高介电常数 (high-。
12、K) 介电质 ； 多个导线， 包括与该存储器结构的该阻挡介电层接触的一金属， 这些导线介于这些间 隔开的导体的叠层之间， 并位于这些间隔开的导体的叠层上， 这些导线垂直于这些间隔开 的导体的叠层 ； 藉此， 该 3D 阵列中的这些存储器元件是配置在这些间隔开的叠层中的多个 导体与这些导线之间的多个交错点处。 17. 根据权利要求 16 所述的半导体装置， 包括多个空气间隙， 介于这些导线与这些间 隔开的导体的叠层之间。 18. 一种形成一半导体装置的方法， 包括 ： 提供多个间隔开的导体的叠层， 这些间隔开的导体的叠层具有一存储器结构位于这些 间隔开的导体的叠层的各个上 ； 形成多个图案化的沟。
13、道于一填充材料上， 该填充材料位于这些间隔开的导体的叠层上 与之间 ； 以及 使用至少一金属层填充这些图案化的沟道， 该金属层接触该存储器结构， 以形成多个 导线垂直于这些间隔开的导体的叠层。 权 利 要 求 书 CN 104051331 A 4 1/13 页 5 3D 阵列的大马士革半导体装置及其形成方法 技术领域 0001 本发明是有关于一种高密度存储器装置， 且特别是有关于一种三维高密度存储器 装置中连接至多个阶层的导体结构及其形成方法。 背景技术 0002 由于对半导体产业中的高密度存储器 ( 例如， 浮动栅极存储器、 电荷捕捉存储器、 非易失性存储器及嵌入式存储器 ) 的强烈需求， 。
14、存储器单元的架构已自平面结构转变为 三维结构， 三维结构有助于增加有限芯片面积内的储存容量。交叉点阵列 (cross-point arrays) 为包括多个字线、 多个位线及包夹于字线与位线之间的存储层的 3D 存储器结构的 一形式。 0003 本发明是有关于一种高密度存储器装置， 且特别是有关于一种三维高密度存储器 装置中连接至多个阶层的导体结构及其形成方法。 发明内容 0004 本发明说明的技术包括不同的实施例中的三维 (3D) 结构及其制造方法， 3D 结构 具有连接多个阶层的导体， 例如 3D 存储器装置中的高密度字线或位线。 0005 于一些三维叠层的存储器装置中， 存储器单元的位线。
15、或字线是叠层在往第一方向 延伸的是间隔开的隆起部的结构中。于此结构中， 互补的字线或位线的构造可包括位于间 隔开的隆起部之间大高宽比的沟道的大马士革特征 (damascene features)， 沟道的大马士 革特征是沿第二方向延伸， 第二方向例如是垂直于第一方向。大马士革导体可利用双图案 化的掩模来刻蚀亚光刻 (sub-lithographic) 的牺牲线， 形成填充物于牺牲线上， 并然后移 除牺牲线来留下填充物中作为大马士革模型的沟道来形成。 然后， 利用导体材料填充沟道。 于此例中， 存储器单元是沉积在位线或字线的叠层与跨过叠层的字线或位线之间的交错点 处， 而形成 3D 存储器阵列。。
16、于一方向， 技术包括 3D 存储器， 其包括介电电荷捕捉存储器单 元、 电荷捕捉层、 与高介电常数的阻挡介电层， 其中介电电荷捕捉存储器单元具有能隙设计 的隧穿层， 且其中导体材料包括高功函数材料。 0006 相较于一般技术， 本发明的方法可具有许多的好处。各种其他的概念与优点是描 述于本说明书与请求的权利要求范围。 附图说明 0007 图 1 为包括大马士革导体的 3D 存储器装置的示意图。 0008 图 2 图 14、 图 2A 图 14A、 图 2B 图 14B、 图 5C 图 14C、 图 7D 图 14D 绘示 3D 存储器装置的导体结构的制造流程。 0009 图 15 绘示 3D 。
17、存储器装置的导体结构的制造流程。 0010 图 16 绘示高密度存储器装置的存储器单元。 0011 图 17 图 26、 图 17A 图 26A、 图 17B 图 26B、 图 20C 图 26C 绘示 3D 存储器装 说 明 书 CN 104051331 A 5 2/13 页 6 置的导体结构的制造流程。 0012 图 27 绘示 3D 存储器装置的导体结构的另一制造流程。 0013 【符号说明】 0014 100 存储器装置 ； 0015 101 半导体 ； 0016 102 半导体衬底 ； 0017 103、 104 介电材料 ； 0018 106 叠层 ； 0019 108 介电层 ；。
18、 0020 202 第一介电材料 ； 0021 204 表面区域 ； 0022 206 厚度 ； 0023 302 第二介电材料 ； 0024 304 第一绝缘体 ； 0025 402 第一图案化的材料结构 ； 0026 404 第一侧 ； 0027 406 第二侧 ； 0028 408 表面区域 ； 0029 502 第三介电材料 ； 0030 602 侧壁间隙壁 ； 0031 604 第一顶表面区域 ； 0032 606 第二顶表面区域 ； 0033 702 开口 ； 0034 802 第二开口结构 ； 0035 804 第二材料结构 ； 0036 902 第四介电材料 ； 0037 10。
19、04 牺牲材料线 ； 0038 1102 开口结构 ； 0039 1202 导电材料 ； 0040 1302 大马士革导线 ； 0041 1500 3D 存储器装置 ； 0042 1502 绝缘层 ； 0043 1504、 1506 阶层 ； 0044 1508、 1510、 1512、 1514 半导体条纹 ； 0045 1516、 1518、 1520、 1522 绝缘材料 ； 0046 1524 薄膜 ； 0047 1526、 1528 字线 ； 0048 1530、 1532 硅化层 ； 0049 1600、 1702 存储器材料 ； 说 明 书 CN 104051331 A 6 3/。
20、13 页 7 0050 1802 盖层 ； 0051 1902 填充材料 ； 0052 2002 掩模 ； 0053 2102 牺牲材料线 ； 0054 2104 图案化的沟道 ； 0055 2302 介电表面 ； 0056 2402 导电材料 ； 0057 2404 牺牲材料线表面 ； 0058 2406 大马士革导线 ； 0059 2502 间隙 ； 0060 2602 介电材料。 具体实施方式 0061 多种实施例是利用图标对特定的结构与方法做详细说明。应该要了解的是， 发明 并不限于所特定揭露的实施例与方法， 而能以其他的特征、 元件、 方法与实施例来施行。本 发明是以较佳的实施例作说。
21、明， 其并非用以限定请求的范围。领域具有通常技艺之人应能 从以下的揭露内容得到相同功效的变化方式。 不同实施例中的相似元件一般是以相似的参 考号码标示。 0062 图 1 为一示例的包括大马士革导体 (damascene conductor) 的 3D 存储器装置 1500 的示意图。其中并未绘示多种绝缘材料， 以较佳地表示出存储器叠层与大马士革导 体结构， 以及其他的部分。如图所示， 3D 存储器装置 1500 是形成在具有绝缘层 1502 于 其上的衬底上。衬底可包括一或更多个衬底电路或其他的结构。图标仅显示两个阶层 (planes)1504 与 1506， 然而多个可延伸至任何层数 N，。
22、 其中 N 为大于或等于 1 的整数。于一 些实施例中， 阶层的数目可等于 2、 4、 8、 16、 32、 或一般 2n 的层数。如图所示， 3D 存储器装置 包括多个由绝缘材料 1516、 1518、 1520 与 1522 分开的半导体条纹 1508、 1510、 1512 与 1514 的叠层106。 叠层为沿着Y轴延伸的隆起部， 如图所示， 因此半导体条纹1508、 1510、 1512与 1514可配置成包括闪存单元串行(strings)(例如水平式NAND串行结构)的通道区域的主 体。在其他实施例中， 条纹可配置成用于垂直式 NAND 串行结构的字线， 其中大马士革导体 1526。
23、 包括含有单元的通道区域的主体。 0063 半导体条纹 1508 与 1512 可用作第一存储器阶层 1504 中的存储器单元串行。半 导体条纹 1510 与 1514 可用作第二存储器阶层 1506 中的存储器单元串行。如图所示， 存储 器材料的薄膜 1524， 例如多层的介电电荷捕捉材料或抗熔 (anti-fuse) 材料， 在此示例中 是涂布在半导体条纹的叠层上， 并在其他范例中， 是至少位于半导体条纹的侧壁上。 0064 于图 1 的实施例中， 多个大马士革导体 (damascene conductors)1526、 1528 是配 置成垂直于半导体条纹的叠层上。大马士革导体 1526。
24、、 1528 具有共形于半导体条纹的叠层 的表面， 其位于由这些叠层定义出的沟道(例如1530)中， 并定义出位于叠层上的半导体条 纹 1508、 1510、 1512 与 1514 的侧表面与字线 1526、 1528 之间的交错点处的界面区域的多层 阵列。大马士革导体 1526 与 1528 可利用如图 2 至图 14 所示的方法形成。如图所示， 硅化 (silicide)层1530、 1532(例如硅化钨(tungsten silicide)、 硅化钴(cobalt silicide)、 说 明 书 CN 104051331 A 7 4/13 页 8 硅化钛 (titanium sili。
25、cide) 或硅化镍 (nickel silicide) 可形成在字线 1526、 1528 的 顶表面上。 0065 根据实施例， 存储器材料的薄膜 1524 可包括多层的介电电荷储存结构。举例来 说， 多层的介电电荷储存结构包括隧穿层、 电荷捕捉层与阻挡层， 其中隧穿层包括氧化硅， 电荷捕捉层包括氮化硅， 阻挡层包括氧化硅。 在一些例子中， 介电电荷储存层中的隧穿层可 包括厚度小于 2nm 的第一氧化硅层， 厚度小于 3nm 的氮化硅层， 以及厚度小于 3nm 的氧化硅 层。在其他例子中， 存储器材料包括抗熔 (anti-fuse) 材料， 例如二氧化硅、 氮氧化硅、 或其 他氧化硅， 厚。
26、度可为 1nm 5nm 的等级。也可使用其他抗熔， 例如氮化硅。对于抗熔的实施 例， 半导体条纹 1510 与 1514 可为具有第一导电型 ( 例如 p 型 ) 的半导体材料。字线 1526、 1528可为具有第二导电型(例如n型)的半导体材料。 举例来说， 半导体条纹1510与1514 可利用 p 型多晶硅制造， 而同时大马士革导体 1526、 1528 可以相当重掺杂的 n+ 型多晶硅制 造。 对于抗熔的实施例， 半导体条纹应具有足够的宽度， 以提供用于空乏区域的空间来承受 二极管的操作。结果， 存储器单元是形成在多晶硅条纹与线条之间的交错点的 3D 阵列中， 其中存储器单元包括在阳极与。
27、阴极之间由可编程的抗熔层与 P-N 结形成的整流器。 0066 在其他实施例中， 可以不同的可编程的电阻式存储器材料用作存储器材料， 包括 金属氧化物， 例如位于金属钨上的氧化钨、 或掺杂的金属氧化物半导体条纹， 以及其他的材 料。 如此， 材料可在多态的电压或电流下被编程或擦除化， 并可用以执行操作储存各单元的 多个位。 0067 共同审理的美国专利申请号 13/078,311， 名称为 具有交替的存储器串行位 向与串行选择结构的 3D 阵列的存储器构造 (MEMORY ARCHITECTURE OF3D ARRAY WITH ALTERNATING MEMORY STRING ORIENT。
28、ATION AND STRING SELECT STRUCTURES) ， ( 美国专 利公开号 US2012/0182806) 是并入参考， 用以说明示现的 3D 存储器结构与如图 1 所示的类 似结构的制造技术。 0068 图 2 图 14、 图 2A 图 14A、 图 2B 图 14B、 图 5C 图 14C、 图 7D 图 14D 为说 明根据不同实施例的用于 3D 存储器装置的大马士革导体结构的形成方法步骤， 其中的优 点是利用双图案化法工艺 (double pattern process) 来对大马士革导体制造出亚光刻宽 度(sub-lithographic widths)。 双图。
29、案化法以外的工艺， 包括其他亚光刻图案化工艺与光 刻图案化工艺， 也可作为其他的执行步骤。 0069 图 2、 图 2A 与图 2B 绘示制造方法中在 3D 结构上形成大马士革导体的步骤， 其显 示部分形成的存储器装置 100， 举例来说， 存储器装置 100 可以共同审理的美国专利申请号 13/078,311 的技术形成。图 2 绘示部分形成的存储器装置 100 的上视图。图 2A 与图 2B 分别绘示沿着方向 AA 的第一剖面图与沿着方向 CC 的第二剖面图， 其中方向 AA 是跨过导体 条纹的叠层的隆起部 ( 例如如图 1 中所示的叠层 106)， 并介于将要制造的大马士革导体之 间， 。
30、而方向 C-C 是沿着隆起部 ( 图 1 中的叠层 106)。部分形成的存储器装置 100 包括半导 体衬底 102。半导体衬底 102 可为单晶硅材料、 硅锗 (silicon germanium) 材料、 绝缘层上 覆硅 (SOI) 衬底、 及其他衬底。介电材料 104 形成在半导体衬底上。根据实施例， 介电材料 104 可为二氧化硅、 氮化硅、 由氧化硅与氮化硅交错层构成的介电叠层 ( 例如 ONO)、 高介电 常数 (high K) 介电材料， 低介电常数 (1oW K) 介电材料、 及其他的介电材料、 结构。部分形 成的存储器装置 100 包括用于存储器单元的串行 (string) 。
31、的半导体条纹 106 的叠层， 此叠 说 明 书 CN 104051331 A 8 5/13 页 9 层具有 N 层， N 为大于 1 的整数。在一些实施例中， N 可为 2 的次方 (2n)， 亦即为 2、 4、 8、 16、 32、 以此类推。N 层中的各个可包括用于存储器单元串行的半导体 101， 其往 C-C 方向延伸， 并配置在以适当的介电材料 103 所分开的各别存储器阶层中。半导体 101 可为用于 3D 存 储器装置的位线。半导体 101 可由未掺杂、 或适当掺杂的多晶硅材料形成 (p 型掺杂或 n 型 掺杂 )、 或其他的材料。部分形成的存储器装置 100 更包括位于各个叠层。
32、 106 上的介电层 108。如图所示， 方向 A-A 垂直于方向 C-C。 0070 请参照图 3、 图 3A 与图 3B， 其绘示图 2、 图 2A 与图 2B 的结构在沉积第一介电材料 202之后的对应结构。 如图所示， 第一介电材料202位于间隔开的半导体条纹106的3D叠层 上， 并填充分开半导体条纹 106 的叠层的间隙中。第一介电材料 202 可从有机介电材料， 利 用旋转涂布工艺形成。刚沉积的第一介电材料 202 可具有实质上平坦的表面区域 204。在 其他实施例中， 可对第一介电材料 202 进行平坦化工艺， 以形成平坦化的表面区域 204。平 坦化工艺可为在等离子体环境中使。
33、用反应性离子的回刻蚀工艺 (etch back process)。或 者， 平坦化工艺可为化学机械研磨工艺。如图所示， 第一介电材料 202 在介电层 108 上维持 有厚度 206。 0071 如图 4、 图 4A 与图 4B 所示， 第二介电材料 302 形成在图 3、 图 3A 与图 3B 所示的 结构的第一介电材料 202 上， 第一介电材料 202 实质上是被平坦化的。第一介电材料 202 与第二介电材料 302 形成第一绝缘体 304， 其用于制造 3D 存储器装置的导线。第二介电材 料 302 可为氧化硅、 氮化硅、 氮氧化硅、 高介电常数介电材料、 低介电常数介电材料、 及其他。
34、 的材料。在一些实施例中， 第二介电材料 302 可具有能帮助接着进行的光刻步骤的抗反射 性质。具有抗反射性质的介电材料的例子可为富硅的氧化硅材料 (silicon rich silicon oxide material)、 或富硅的氮化硅材料 (silicon richsilicon nitride material)。在 不同的实施例中， 所选择的第一介电材料 202 与第二介电材料 302 是具有某种期望的刻蚀 特性， 其能够帮助形成用于 3D 存储器装置的大马士革导线 ( 例如图 1 中的字线 1526 与 1528) 的沟道结构。举例来说， 第一介电材料 202 可包括有机介电层 (。
35、organic dielectric layer ； ODL)， 且第二介电材料302可包括含硅的硬掩模底(silicon containing hard mask bottom ； SHB)抗反射涂布(antireflection coating ； BARC)， 这两者皆为有机材料。 这些有 机薄膜可以使用 O2等离子体或 O2/N2混合等离子体的干式灰化工艺形成。此外， 干式灰化 工艺对于多晶硅、 氧化硅或氮化硅具有高的选择性。因此， 多晶硅、 氧化硅或氮化硅在 ODL/ SHB 图案化工艺中的损失会非常的少。ODL 可以其他能承受工艺温度的共形薄膜所取代， 例如美国加州圣克拉拉的应材 。
36、(Applied Material) 商业上可取得的 TOPAZTM。举例来说， TOPAZTM 材料可利用一般使用 O2等离子体或 N2/O2等离子体的灰化工艺形成。 0072 接着进行的制造步骤包括使用双图案化法 (double patterning scheme)， 在用于 形成大马士革导线之间隔开的叠层之间或上方形成牺牲材料线。 双图案化法的流程绘示于 图 5 图 9、 图 5A 图 9A、 图 5B 图 9B、 图 5C 图 9C、 及图 7D 图 9D。在其他实施例中， 并没有使用双图案化法。也可执行直接的光刻图案化工艺， 或其他图案化技术。 0073 请参照图5、 图5A、 图5。
37、B与图5C。 双图案化法包括利用光刻胶或其他感光材料， 在 图 4、 图 4A 与图 4B 的对应结构中的第一绝缘体 304 的第二介电材料 302 上形成第一图案 化的材料结构 402。此外， 图 5C 绘示沿方向 B-B 的第三剖面， 其中方向 B-B 跨过隆起部， 并 沿着大马士革导体 ( 例如图 1 中的字线 1526 或 1528。双图案化法包括形成第一图案化的 说 明 书 CN 104051331 A 9 6/13 页 10 材料结构 402。第一图案化的材料结构 402 可在第二介电材料 302 上沉积第一感光材料形 成， 感光材料在某些实施例中可具有抗反射性质。对感光材料进行第。
38、一图案化工艺以在第 一绝缘体 304 的第二介电材料 302 上形成第一图案化的材料结构 402， 并露出第二介电材 料 302 的表面区域 408。如图所示， 第一图案化的材料结构 402 具有条纹结构， 并沿着方向 A-A 排列， 而垂直于沿着存储器单元的串行的方向 C-C。各个第一图案化的材料结构 402 包 括第一侧 404 与第二侧 406。第一图案化的材料结构 402 在双图案化法中提供用作第一图 案化的掩模。在各种实施例， 第一图案化的材料结构 402 是与 3D 存储器装置的字线相关。 0074 图 6、 图 6A、 图 6B 与图 6C 绘示本方法的双图案化法中的一步骤。如图。
39、所示， 双 图案化法包括在图 5、 图 5A、 图 5B 与图 5C 对应结构中的第一图案化的材料结构 402、 与 第一绝缘体 304 的第二介电材料 302 露出的表面区域 408 上， 共形地形成第三介电材 料 502(lst LTO)。在不同实施例中， 第三介电材料 502 是选择为适当的侧壁间隙壁材 料。第三介电材料 502 可为低温氧化硅， 沉积温度可不大于约 450， 范围可从约 50至 450。沉积工艺可为在氧元素存在的环境下， 利用硅烷 (silane) 作为硅前驱物的低压 化学气相沉积工艺。其他用以形成低温氧化物的低温沉积工艺可包括利用四乙氧基硅烷 (tetraethylo。
40、rthosilicate ； TEOS) 用作氧化硅前驱物的等离子体辅助的化学气相沉积工 艺， 或其他的方式。 0075 请参照图 7、 图 7A、 图 7B、 图 7C 与图 7D。如图所示， 在多种实施例中， 本方法的双 图案化法是对图 6、 图 6A、 图 6B 与图 6C 对应的结构中的第三介电材料 502 进行非等向性刻 蚀。非等向性刻蚀选择性地移除部分的第三介电材料 502 而形成侧壁间隙壁 602。图 7D 绘 示沿着方向 D-D 的剖面图， 其介于隆起部 106 之间并平行于方向 C-C。侧壁间隙壁 602 分别 邻接第一图案化的材料结构 402 的第一侧 404 与第二侧 4。
41、06。第一图案化的材料结构 402 的第一顶表面区域 604 与第二介电材料 302 的第二顶表面区域 606 也被露出， 如图 7 所示。 刻蚀工艺可为利用含氟元素例如 CHF3 的刻蚀剂的方向性刻蚀工艺。根据应用， 氧可加入刻 蚀剂气体以得到期望的刻蚀轮廓。 0076 图 8、 图 8A、 图 8B、 图 8C 与图 8D 绘示图 7、 图 7A、 图 7B、 图 7C 与图 7D 对应的结构 移除第一图案化的材料结构 402 的步骤。如图所示， 本方法的双图案化法是移除第一图案 化的材料结构402以形成开口702。 可以适当波长范围的紫外光照射露出的第一感光材料， 以溶解第一感光材料， 。
42、藉此移除第一图案化的材料结构 402。如图所示， 侧壁间隙壁 602 是 被保留的。侧壁间隙壁 602 是沿着方向 B-B 排列， 其中方向 B-B 垂直于各个导体条纹的叠 层 106。 0077 请参照图 9、 图 9A、 图 9B、 图 9C 与图 9D， 本方法的双图案化法包括利用侧壁间隙壁 602 作为图案化的掩模， 对第一绝缘体 304 的第二介电材料 302 与第一介电材料 202 进行 第一刻蚀工艺， 以形成第二开口结构 802。图 9、 图 9A、 图 9B、 图 9C 与图 9D 绘示图 8、 图 8A、 图8B、 图8C与图8D对应的结构进行第一刻蚀工艺后的结构。 如图所示。
43、， 利用第一刻蚀工艺 形成第二开口结构 802 与第二材料结构 804。在多种实施例中， 第二材料结构 804 至少形 成部分用于大马士革导体的牺牲材料线。第二开口结构 802 露出导体条纹的叠层 106 的顶 表面区域， 并露出导体条纹的叠层之间的介电材料 104 的顶表面区域， 如图所示。第二材料 结构 804 包括第三介电材料 502 与第一绝缘体 304( 其中第三介电材料 502 提供侧间隙壁 材料 )。如上所述， 在多种实施例中， 第一绝缘体 304 包括第二介电材料 302 与第一介电材 说 明 书 CN 104051331 A 10 7/13 页 11 料 202。用于第一介电。
44、材料 202( 例如有机的 ODL) 与第二介电材料 302( 例如有机的 SHB) 的刻蚀工艺可为一般的干式灰化工艺。干式灰化工艺可仅使用 O2的等离子体、 或使用 O2/ N2等离子体。此外， 干式灰化工艺对于多晶硅、 氧化硅、 或氮化硅具有高的选择性。因此在 ODL/SHB 图案化工艺的过程中， 多晶硅、 氧化硅、 或氮化硅的损失会非常的少， 并且在干式灰 化工艺的过程中， 侧间隙壁是实质上被保留的。此外， 导体条纹 106 不会受到干式灰化工艺 影响。在此步骤， 等向湿式刻蚀并不是较佳的选择， 这是因为其可能会损坏 (undercut) 第 一介电材料 202 或第二介电材料 302。。
45、 0078 请参照图 10、 图 10A、 图 10B、 图 10C 与图 10D， 方法包括沉积用作绝缘物、 或绝缘体 填充物、 或填充材料的第四介电材料 902(2nd LTO) 在第二材料结构 804 上， 其中第四介电 材料 902 是作为用于形成大马士革导体的牺牲材料线， 并填充第二开口结构 802。图 10、 图 10A、 图 10B、 图 10C 与图 10D 显示图 9、 图 9A、 图 9B、 图 9C 与图 9D 对应的结构在沉积用作填 充材料的第四介电材料 902 后的结构。举例来说， 第四介电材料 902 可为低温氧化硅， 沉积 温度可不大于约 450。沉积工艺可为在氧。
46、元素存在的环境下， 利用硅烷 (silane) 作为硅 前驱物的低压工艺。其他用以形成低温氧化物的低温沉积工艺可包括利用四乙氧基硅烷 (tetraethylorthosilicate ； TEOS) 用作氧化硅前驱物的等离子体辅助的化学气相沉积工 艺， 或其他的方式。 0079 图11、 图11A、 图11B、 图11C与图11D绘示图10、 图10A、 图10B、 图10C与图10D对 应的结构进行第二刻蚀工艺， 以平坦化第四介电材料 902 的步骤。第二刻蚀工艺更使得第 二材料结构804形成牺牲材料线1004。 如图所示， 第二刻蚀工艺移除部分第四介电材料902 以露出第一绝缘体表面 10。
47、02。第一绝缘体表面 1002 包括第二介电材料 302 的表面。第二 刻蚀工艺使用第三材料结构804中的第二介电材料302作为刻蚀停止材料。 于一实施例中， 第二介电材料302可包括富硅的氧化硅材料(silicon rich silicon oxide material)， 或 有机材料例如含硅的硬掩模 BARC， 或对第三介电材料 502 与第四介电材料 902 具有不同刻 蚀选择性的其他材料， 其中第三介电材料502与第四介电材料902各包括低温氧化硅材料。 0080 用于3D存储器装置的大马士革导体结构的本方法， 是使用第三材料结构804中包 括第二介电材料 302 与第一介电材料 2。
48、02 的第一绝缘体 304 作为牺牲材料线。 0081 图 12、 图 12A、 图 12B、 图 12C 与图 12D 显示图 11、 图 11A、 图 11B、 图 11C 与图 11D 对应的结构， 从留下的第三材料结构 804 移除第二介电材料 302 与第一介电材料 202 后的 结构。在第二介电材料 302 为有机介电材料的例子中， 第二介电材料 302 可使用合适的有 机溶剂例如丙酮来移除。然后， 也可使用高选择性的刻蚀工艺来从第三材料结构 804 移除 第一介电材料 202。此高选择性的刻蚀工艺可为湿式刻蚀。 0082 开口结构 1102 形成在先前以牺牲材料线 1004 填充。
49、的部分的第四介电材料 902 中。如图所示， 开口结构 1102 延伸至介电层 108 的表面区域与介电材料 104 的表面区域。 在多种实施例中， 在形成大马士革导体的过程中用作模型的开口结构 1102， 其是绝缘物、 或 绝缘体填充物、 或填充材料中的图案化的沟道构成， 并且是配置垂直于间隔开的导体结构 106。在此步骤， 皆为有机材料的第一介电材料 202 与第二介电材料 302 可利用湿式刻蚀法 或干式刻蚀法移除。举例来说， 可使用丙酮或其他一般的光刻胶去除溶剂来移除第一介电 材料 202( 条纹层 ) 与第二介电材料 302( 条纹层 )。举例来说， 干式刻蚀可为干式灰化工 艺， 与图 9 相关的说明相同。 说 明 书 CN 104051331 A 11 8/13 页 12 0083 根据实施例，。