于集成电路产品的不同结构上形成不对称间隔件的方法.pdf

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1、(10)申请公布号 CN 104022064 A (43)申请公布日 2014.09.03 CN 104022064 A (21)申请号 201410071939.7 (22)申请日 2014.02.28 13/781,874 2013.03.01 US H01L 21/762(2006.01) (71)申请人 格罗方德半导体公司 地址 英属开曼群岛大开曼岛 (72)发明人 H-P莫尔 J帕兹尔 (74)专利代理机构 北京戈程知识产权代理有限 公司 11314 代理人 程伟 王锦阳 (54) 发明名称 于集成电路产品的不同结构上形成不对称间 隔件的方法 (57) 摘要 本文涉及于集成电路产品的。

2、不同结构上形成 不对称间隔件的方法， 揭示一种示范方法， 其包含 下列步骤 ： 在半导体基板之上形成结构， 进行保 形沉积工艺以形成未掺杂间隔件材料层于该结构 之上， 进行倾角离子注入工艺以形成掺杂间隔件 材料区于该未掺杂间隔件材料层中， 同时让该未 掺杂间隔件材料层的其它部份不被掺杂， 以及在 进行该倾角离子注入工艺后， 进行移除该未掺杂 间隔件材料层的该等未掺杂部份的至少一个蚀刻 工艺， 藉此产生由邻近该结构的至少一个侧面但 不是所有侧面的该掺杂间隔件材料构成的侧壁间 隔件。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 5 页 附图 5 页 (19)中华人民共和。

3、国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书5页 附图5页 (10)申请公布号 CN 104022064 A CN 104022064 A 1/2 页 2 1. 一种方法， 包含 ： 在半导体基板之上形成结构 ； 进行保形沉积工艺， 以在该结构之上形成未掺杂间隔件材料层 ； 进行倾角离子注入工艺， 以在该未掺杂间隔件材料层中形成掺杂间隔件材料区， 并使 该未掺杂间隔件材料层的其它部份不被掺杂 ； 以及 在进行该倾角离子注入工艺后， 进行移除该未掺杂间隔件材料层的该等未掺杂部份的 至少一个蚀刻工艺， 以及藉此产生由邻近该结构的至少一个侧面但不是所有侧面的该掺杂 间隔件材料所构成。

4、的侧壁间隔件。 2. 如权利要求 1 所述的方法， 还包括 ： 在形成该未掺杂间隔件材料层之前， 在该结构及 该基板上形成保护层， 该未掺杂间隔件材料层形成于该保护层上。 3. 如权利要求 1 所述的方法， 其中， 该未掺杂间隔件材料层由未掺杂非晶硅所构成。 4. 如权利要求 1 所述的方法， 其中， 以对于与该基板的上表面垂直的直线落在约 5 至 45 度的范围内的角度， 进行该倾角离子注入工艺。 5. 如权利要求 1 所述的方法， 其中， 使用二氟化硼、 硼或碳的其中一者进行该倾角离子 注入工艺。 6. 如权利要求 1 所述的方法， 其中， 使用约在 1e14至 1e15个离子 / 平方公。

5、分之间的掺 质剂量及约在 1 至 20keV 之间的能阶， 进行该倾角离子注入工艺。 7. 如权利要求 1 所述的方法， 还包括 ： 进行加热工艺， 以将该侧壁间隔件的至少一部份 转换成氧化物材料。 8. 如权利要求 7 所述的方法， 其中， 在火炉或 RTA 室的其中一者中进行该加热工艺。 9. 如权利要求 1 所述的方法， 其中， 进行至少一个蚀刻工艺包括 ： 进行选择性地移除该未掺杂间隔件材料层的该等未掺杂部份并留下该掺杂间隔件材 料区的第一蚀刻工艺 ； 以及 进行第二非等向性蚀刻工艺， 以移除该掺杂间隔件材料区的数个部份， 以便藉此定义 该侧壁间隔件。 10. 如权利要求 1 所述的方。

6、法， 其中， 该结构包含用于晶体管的栅极电极结构。 11. 如权利要求 1 所述的方法， 其中， 该侧壁间隔件只邻近该结构的一个侧面。 12. 如权利要求 1 所述的方法， 其中， 该侧壁间隔件只邻近该结构的两个侧面。 13. 如权利要求 1 所述的方法， 还包括 ： 进行附加的倾角离子注入工艺， 其中， 该侧壁间 隔件只邻近该结构的三个侧面。 14. 一种方法， 包含 ： 在半导体基板之上形成结构 ； 进行保形沉积工艺， 以在该结构之上形成未掺杂间隔件材料层 ； 以由二氟化硼、 硼或碳的其中一者所构成的掺质材料进行倾角离子注入工艺， 以在该 未掺杂间隔件材料层中形成包含该掺质材料的掺杂间隔件。

7、材料区， 并使该未掺杂间隔件材 料层的其它部份不被掺杂 ； 在进行该倾角离子注入工艺后， 进行选择性地移除该未掺杂间隔件材料层的该等未掺 杂部份并留下该掺杂间隔件材料区的第一蚀刻工艺 ； 以及 进行第二非等向性蚀刻工艺， 以移除该掺杂间隔件材料区中方向与该基板的上表面实 权 利 要 求 书 CN 104022064 A 2 2/2 页 3 质平行的部份， 以便藉此定义由邻近该结构的至少一个侧面但不是所有侧面的该掺杂间隔 件材料所构成的侧壁间隔件。 15. 如权利要求 14 所述的方法， 还包括 ： 在形成该未掺杂间隔件材料层之前， 在该结构 及该基板上形成保护层， 该未掺杂间隔件材料层形成于该。

8、保护层上。 16. 如权利要求 14 所述的方法， 其中， 该未掺杂间隔件材料层由未掺杂非晶硅所构成。 17.如权利要求14所述的方法， 其中， 以对于与该基板的上表面垂直的直线落在约5至 45 度的范围内的角度， 进行该倾角离子注入工艺。 18. 如权利要求 14 所述的方法， 其中， 使用约在 1e14至 1e15个离子 / 平方公分之间的 掺质剂量及约在 1 至 20keV 之间的能阶， 进行该倾角离子注入工艺。 19. 如权利要求 14 所述的方法， 还包括 ： 进行加热工艺， 以将该侧壁间隔件的至少一部 份转换成氧化物材料。 20. 一种方法， 包含 ： 在半导体基板之上形成结构 ；。

9、 进行保形沉积工艺， 以在该结构之上形成未掺杂间隔件材料层， 其中， 该未掺杂间隔件 材料层由未掺杂非晶硅所构成 ； 以由二氟化硼、 硼或碳的其中一者所构成的掺质材料进行倾角离子注入工艺， 以在该 未掺杂间隔件材料层中形成包含该掺质材料的掺杂间隔件材料区， 并使该未掺杂间隔件材 料层的其它部份不被掺杂， 其中， 以对于与该基板的上表面垂直的直线落在约 5 至 45 度的 范围内的角度以及使用在 1e14至 1e15个离子 / 平方公分之间的掺质剂量， 进行该倾角离子 注入工艺 ； 在进行该倾角离子注入工艺后， 进行选择性地移除该未掺杂间隔件材料层的该等未掺 杂部份并留下该掺杂间隔件材料区的第一。

10、蚀刻工艺 ； 以及 进行第二非等向性蚀刻工艺， 以移除该掺杂间隔件材料区中方向与该基板的上表面实 质平行的部份， 以便藉此定义由邻近该结构的至少一个侧面但不是所有侧面的该掺杂间隔 件材料所构成的侧壁间隔件。 21. 如权利要求 20 所述的方法， 还包括 ： 在形成该未掺杂间隔件材料层之前， 在该结构 及该基板上形成保护层， 该未掺杂间隔件材料层形成于该保护层上。 22. 如权利要求 20 所述的方法， 其中， 以约在 1 至 20keV 之间的能阶， 进行该倾角离子 注入工艺。 23. 如权利要求 20 所述的方法， 更包括 ： 进行加热工艺， 以将该侧壁间隔件之至少一部 份转换成氧化物材料。

11、。 权 利 要 求 书 CN 104022064 A 3 1/5 页 4 于集成电路产品的不同结构上形成不对称间隔件的方法 技术领域 0001 本揭示内容大体有关于精密半导体装置的制造， 且更特别的是， 有关于在可形成 于集成电路产品上的各种不同结构上形成不对称间隔件的各种方法。 背景技术 0002 制造诸如 CPU、 储存装置、 ASIC( 特殊应用集成电路 ) 之类的先进集成电路需要根 据指定的电路布局在给定芯片区中形成大量电路组件。场效应晶体管 (FET) 为实质决定集 成电路之效能的重要电路组件之一。场效应晶体管通常为 NMOS 装置或者是 PMOS 装置。在 制造复杂的集成电路期间，。

12、 在包含结晶半导体层的基板上形成数百万个晶体管， 例如 NMOS 晶体管及 / 或 PMOS 晶体管。不论是纳入考虑的是 NMOS 晶体管还是 PMOS 晶体管， 场效应晶 体管通常包含所谓的 PN 结， 其由被称作漏极及源极区域的重度掺杂区域与配置于高度掺 杂源极 / 漏极区之间被称作沟道区的轻度掺杂或无掺杂区域之间的接口形成。MOS 晶体管 的沟道长度大体被视为源极 / 漏极区之间的横向距离。 0003 制造半导体装置的持续驱动力是增加某些集成电路装置 ( 例如， 微处理器、 内存 装置及其类似者 ) 的操作速度。由于有增加速度的需求， 半导体装置 ( 例如， 晶体管 ) 的尺 寸已持续减。

13、小。例如， 在例如场效应晶体管 (FET) 的装置中， 装置参数 ( 例如， 沟道长度、 接 面深度与栅极电介质厚度等等 ) 都被持续地缩减。一般而言， FET 的沟道长度愈小， 晶体管 的操作速度会愈快。此外， 藉由减少典型晶体管之组件的大小及 / 或比例， 也可增加晶体管 可制作于给定数量之晶圆不动产 （wafer real estate） 上的密度及数目， 从而降低每个晶 体管的总成本以及包含此类晶体管之集成电路装置的成本。 0004 可惜， 减少晶体管的沟道长度也会增加 “短沟道” 效应， 以及在长沟道晶体管中相 对不重要的 “边缘效应” 。短沟道效应的例子之一主要包括 ： 由于空乏区。

14、相对于较短的沟道 长度变大， 源极至漏极的泄露电流在晶体管应该处于 “关闭” 或不导电状态时增加。此外， 也对晶体管效能有不利影响的边缘效应之一是所谓的米勒电容(Miller capacitance)。 米 勒电容为寄生重叠电容， 其系起因于掺杂多晶硅栅极与栅极电介质与 FET 中强重度掺杂源 极 / 漏极区及 / 或弱重度掺杂源极 / 漏极延伸 (SDE) 区 ( 若有的话 ) 的传导部份 ( 几乎总 是 ) 重叠。 0005 不对称间隔件在半导体装置制造期间有各种功能。例如， 如果对于在栅极结构附 近的源极区或漏极区之不同掺杂需求而言需要差分偏移 (differential offset)。

15、 时， 常常 利用不对称间隔件来实现此偏移。 常用来形成不对称间隔体的技术系利用多重栅极结构侧 壁绝缘层以及多重注入用许多光阻屏蔽及蚀刻工艺来产生想要的偏移。此技术既耗时， 而 且多个屏蔽与蚀刻步骤相应地增加制造成本。 0006 本揭示内容针对在可形成于集成电路产品上之各种不同结构上形成不对称间隔 件的各种方法， 这可避免或至少减少上述问题中之一个或多个影响。 发明内容 说 明 书 CN 104022064 A 4 2/5 页 5 0007 为供基本理解本发明的一些态样， 提出以下简化的总结。此总结并非本发明的穷 举式总览。它不是想要识别本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目 。

16、的是要以简要的形式提出一些概念作为以下更详细之说明的前言。 0008 本揭示内容大体针对在可形成于集成电路产品上之各种不同结构上形成不对称 间隔件的各种方法。本文揭示一种示范方法， 包含 ： 在半导体基板之上形成结构， 进行保形 沉积工艺(conformal deposition process)以形成未掺杂间隔件材料层于该结构之上， 进 行倾角离子注入工艺 (angled ion implant process) 以形成掺杂间隔件材料区于该未掺 杂间隔件材料层中， 并使该未掺杂间隔件材料层的其它部份不被掺杂， 在进行该倾角离子 注入工艺后， 进行移除该未掺杂间隔件材料层之该等未掺杂部份的至少。

17、一个蚀刻工艺， 藉 此产生由邻近该结构之至少一个侧面但不是所有侧面的该掺杂间隔件材料构成的侧壁间 隔件。 0009 本文揭示另一种示范方法， 包含 ： 在半导体基板之上形成结构， 进行保形沉积工艺 以形成未掺杂间隔件材料层于该结构之上， 用由二氟化硼、 硼或碳之其中一者构成的掺质 材料进行倾角离子注入工艺以在该未掺杂间隔件材料层中形成包含该掺质材料的掺杂间 隔件材料区， 并使该未掺杂间隔件材料层的其它部份不被掺杂， 在进行该倾角离子注入工 艺后， 进行选择性地移除该未掺杂间隔件材料层之该等未掺杂部份并留下该掺杂间隔件材 料区的第一蚀刻工艺， 以及进行第二非等向性蚀刻工艺以移除该掺杂间隔件材料区。

18、中方向 与该基板之上表面实质平行的部份， 以藉此定义由邻近该结构之至少一个侧面但不是所有 侧面的该掺杂间隔件材料构成的侧壁间隔件。 附图说明 0010 参考以下结合附图的说明可明白本揭示内容， 其中类似的组件以相同的附图标记 表示。 0011 图 1A 至 1F 图标揭示于本文的各种新颖方法， 彼等可用来在集成电路产品上的各 种不同结构上形成不对称间隔件 ； 以及 0012 图2A至2C图标可用揭示于本文之新颖方法来形成的不对称间隔件配置之各种示 范实施例。 0013 尽管本发明容易做出各种修改及替代形式， 本文仍以附图为例图标几个本发明的 特定具体实施例且详述其中的细节。不过， 应了解本文所。

19、描述的特定具体实施例不是想要 把本发明限定成本文所揭示的特定形式， 反而是， 本发明是要涵盖落入由随附权利要求书 定义之本发明精神及范畴内的所有修改、 等价及替代性陈述。 0014 主要组件符号说明 0015 10 示范集成电路产品或装置 0016 12 示范半导体基板 0017 13 示范结构 0018 14 示范栅极结构 0019 14A 示范栅极绝缘层 0020 14B 传导栅极层 0021 16 栅极覆盖层 说 明 书 CN 104022064 A 5 3/5 页 6 0022 18 蚀刻中止或保护衬里 / 保护层 0023 20 未掺杂间隔件材料层 0024 22 倾角离子注入工艺 。

20、0025 22A 掺杂间隔件材料 0026 22B 注入角度 0027 24 蚀刻工艺 0028 26 非等向性蚀刻工艺 0029 28 不对称间隔件 0030 28X 氧化物材料 0031 30 加热工艺 0032 GL 栅极长度 0033 GW 栅极宽度。 具体实施方式 0034 以下描述本发明的各种示范具体实施例。为了清楚说明， 本专利说明书没有描述 实际具体实作的所有特征。当然， 应了解， 在开发任一此类的实际具体实施例时， 必需做许 多与具体实作有关的决策以达成开发人员的特定目标， 例如遵循与系统相关及商务有关的 限制， 这些都会随着每一个具体实作而有所不同。 此外， 应了解， 此类。

21、开发即复杂又花时间， 但对本技艺一般技术人员而言在阅读本揭示内容后仍将是例行工作。 0035 此时以参照附图来描述本发明。示意图标于附图的各种结构、 系统及装置系仅供 解释以及避免熟谙此艺者所习知的细节混淆本发明。尽管如此， 仍纳入附图用来描述及解 释本揭示内容的示范实施例。 应使用与相关技艺技术人员所熟悉之意思一致的方式理解及 解释用于本文的字汇及词组。本文没有特别定义的术语或词组 ( 亦即， 与熟谙此艺者所理 解之普通惯用意思不同的定义 ) 是想要用术语或词组的一致用法来暗示。在这个意义上， 希望术语或词组具有特定的意思时 ( 亦即， 不同于熟谙此艺者所理解的意思 )， 则会在本专 利说明。

22、书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或词组的特定定义。 0036 本揭示内容针对在可形成于集成电路产品上之各种不同结构上形成不对称间隔 件的各种方法。熟谙此艺者在读完本申请案后会明白， 揭示于本文的方法可用来形成运用 各种装置及技术的集成电路产品， 例如 NMOS、 PMOS、 CMOS 等等， 而且可立即用来形成各种集 成电路产品， 包括但不限于 ： ASIC、 逻辑装置、 内存装置、 等等。此时参考附图更详细地描述 揭示于本文之各种方法的示范具体实施例。 0037 图1A图标在早期制造阶段的示范集成电路产品或装置10。 装置10形成于示范半 导体基板 12 中及上面。基板。

23、 12 可具有各种组构， 例如图标的块硅组构。基板 12 也可具有 包含块硅层、 埋藏绝缘层及主动层的绝缘体上覆硅 (SOI) 组构， 其中半导体装置皆形成于 主动层中及上面。基板 12 也可由除硅以外的材料制成。因此， 应了解， 用语 “基板” 或 “半 导体基板” 涵盖半导体结构的所有形式以及所有半导体材料。 0038 图 1A 也图标在基板 12 上面的多个示范结构 13。图标于此的结构 13 旨在示意图 标及表示结构13的大小、 形状、 目的、 用途、 功能、 组构及/或构造材料实际上可随着特定应 用而有所不同。 在一个示范具体实施例中， 结构13可由示范栅极结构14构成以用于将形成 。

24、说 明 书 CN 104022064 A 6 4/5 页 7 于基板 12 中及上面的各种晶体管装置或可为硬屏蔽层的残留部份。此类晶体管结构通常 在基板 12 中用沟槽隔离结构 ( 未图标 ) 电性隔离。在图标实施例中， 结构 13 也包含栅极 覆盖层 16。示范栅极结构 14 一般包含示范栅极绝缘层 14A 与一个或多个传导栅极层 14B。 可由材料 ( 例如， 氮化硅 ) 制成的栅极覆盖层 16 位在每个栅极结构 14 的上面。图标于此 的栅极结构14旨在示意图标及表示用于栅极结构14的构造材料实际上可随着特定应用而 有所不同。栅极绝缘层 14A 可由各种材料构成， 例如二氧化硅、 氮氧化。

25、硅， 高 k(k 值大于 7) 绝缘材料、 等等。栅极电极层 14B 可由一层或多层的导电材料构成， 例如多晶硅、 非晶硅、 金 属、 等等。用各种已知技术可形成图标于图 1A 的结构 13。例如， 构成结构 13 的材料层初始 可均厚沉积 (blanket-deposit) 于基板 12 上面。之后， 通过带图案屏蔽层 ( 未图标 ) 可进 行一个或多个蚀刻工艺以定义图标于图 1A 的基本结构 13。 0039 接下来， 如图1B所示， 可进行保形沉积工艺以形成横越装置10的蚀刻中止或保护 衬里 18。保护衬里 18 可由各种不同材料构成， 例如二氧化硅、 氮化硅、 等等， 它可藉由例如 进。

26、行化学气相沉积 (CVD) 或原子层沉积 (ALD) 工艺来形成。保护衬里 18 的厚度可随着特 定应用而有所不同， 例如， 约 1 至 3 纳米。在有些情形下， 可能不需要保护层 18。 0040 之后， 继续参考图 1B， 可进行另一保形沉积工艺以形成未掺杂间隔件材料层 20 于 保护层18上。 该未掺杂间隔件材料层20可由各种不同材料构成， 例如未掺杂非晶硅、 等等， 以及它可藉由进行例如 CVD 或 ALD 工艺来形成。未掺杂间隔件材料层 20 的厚度可随着特 定应用而有所不同， 例如， 约 5 至 6 纳米。应注意， 间隔件材料层 20 被称为 “未掺杂” 只是 意指没有采用刻意的步。

27、骤以刻意添加掺质材料至初始未掺杂间隔件材料层 20。 0041 接下来， 如图 1C 所示， 进行倾角离子注入工艺 22 以在未掺杂间隔件材料层 20 的 数个部份中形成掺杂间隔件材料 22A 的区域。应注意， 由于注入工艺 22 的角度， 并非所有 的未掺杂间隔件材料层 20 会注入用于注入工艺 22 的掺质材料。离子注入工艺 22 的细节， 例如注入的材料、 注入剂量、 注入角度及注入能量可随着特定应用而有所不同。 在一个示范 具体实施例中， 可以落在约 5 至 45 度之范围内的注入角度 22B 进行倾角离子注入工艺 22。 在一个实施例中， 倾角离子注入工艺 22， 例如， 使用二氟化。

28、硼、 硼或碳等等， 约在 1e14至 1e15 个离子 / 平方公分之间的掺质剂量范围， 约在 1-20keV 之间的能阶范围。 0042 然后， 如图 1D 所示， 进行蚀刻工艺 24 以选择性地移除未掺杂间隔件材料层 20 在 倾角离子注入工艺 22 期间没有掺杂掺质材料的部份。一般而言， 未掺杂间隔件材料层 20 的未掺杂部份会以快于掺杂间隔件材料 22A 之区域的速率蚀刻。在蚀刻工艺 24 期间， 保护 衬里 18 保护结构 13 及基板 12。在一个示范具体实施例中， 蚀刻工艺 24 可为用蚀刻剂 ( 例 如， 氨水、 KOH 或 TMAH) 实施的湿蚀刻工艺。 0043 然后， 如。

29、图 1E 所示， 进行非等向性蚀刻工艺 26( 例如， 干式反应性离子蚀刻工艺 ) 以移除掺杂间隔件材料22A之剩余区域的横卧部份(horizontally positioned portion)。 此蚀刻工艺导致定义由掺杂间隔件材料构成及邻近结构 13 之一个侧面的不对称间隔件 28。取决于特定应用， 间隔件 28 可能实际接触或不接触结构 13。 0044 图1F图标可用来把间隔件28转换成氧化物材料的视需要加工操作。 更特别的是， 在间隔件 28 由掺杂非晶硅制成的情形下， 可进行加热工艺 30 以把部份或所有的间隔件 28 转换成氧化物材料 28X( 图 1F 图标完全转换 )。氧化加。

30、热工艺的参数可随着特定应用以及 可利用的热预算而有所不同。可在快速热退火室或传统火炉中进行加热工艺 30。 说 明 书 CN 104022064 A 7 5/5 页 8 0045 图 2A 至 2C 的平面图图标可用揭示于本文之新颖方法形成由邻近示范结构 13 之 一个或多个不对称间隔件28组成之可能配置的各种示范实施例。 在图标于图2A至2C的示 范具体实施例中， 结构13可为晶体管的栅极电极结构， 其朝栅极宽度(GW)与栅极长度(GL) 方向延伸。在图标于图 2A 的具体实施例中， 以图标方向进行单一倾角离子注入工艺 22 以 及上述其它加工， 产生只邻近结构 13 之一个侧面的单一不对称。

31、间隔件 28。在图标于图 2B 的具体实施例中， 以图标方向进行单一倾角离子注入工艺 22 以及上述其它加工， 产生只邻 近结构 13 之两个侧面的不对称间隔件 28。在图标于图 2C 的具体实施例中， 以图标方向进 行第一、 第二倾角离子注入工艺22、 22X以及上述其它加工， 产生只邻近结构13之三个侧面 的不对称间隔件28。 由上述可明白， 对于在形成集成电路产品时形成的结构， 揭示于本文的 新颖方法使得装置设计者很有弹性地形成不对称间隔件于与该结构之选定部份邻近的特 定位置。 0046 以上所揭示的特定具体实施例均仅供图解说明， 因为熟谙此艺者在受益于本文的 教导后显然可以不同但等价的。

32、方式来修改及实施本发明。例如， 可用不同的顺序完成以上 所提出的工艺步骤。 此外， 除非在以下权利要求书有提及， 不希望本发明受限于本文所示之 构造或设计的细节。因此， 显然可改变或修改以上所揭示的特定具体实施例而所有此类变 体都被认为仍然是在本发明的范畴与精神内。 因此， 本文提出以下的权利要求书寻求保护。 说 明 书 CN 104022064 A 8 1/5 页 9 图 1A 图 1B 说 明 书 附 图 CN 104022064 A 9 2/5 页 10 图 1C 图 1D 说 明 书 附 图 CN 104022064 A 10 3/5 页 11 图 1E 图 1F 说 明 书 附 图 CN 104022064 A 11 4/5 页 12 图 2A 图 2B 说 明 书 附 图 CN 104022064 A 12 5/5 页 13 图 2C 说 明 书 附 图 CN 104022064 A 13 。