可弹性改变频率的DRAM更新结构 【技术领域】
本发明是关于一种动态随机存取记忆体(dynamic random access memory，DRAM)更新的方法与装置。尤指一种在工作及待命模式中，利用更新不同频率的DRAM更新结构。
背景技术
请参阅图1，图1是为背景技术的记忆体储存格(cell)，以及读取与写入的子系统(sub-system)。如图所示，位元线(bit line)110连接到感测放大器(Sense Amplifier，SA)120。位元线110也连接到N信道的金属氧化半导体场效电晶体(NMOS FET)130。位元线110连接到NMOS FET 130的汲极(drain)。NMOS FET 130的匣极(gate)连接到字组线(word line，WL)140。NMOS FET 130的源极(source)输出一信号150。信号150的电压由一电容器160或称之为记忆体储存格所维持。记忆体储存格逻辑「0」与「1」的逻辑值是动态地储存在电容器160。电容器160接地170。
图2表示先前技术中两个邻近字组线n及字组线n+1的表示图。图2的例子表示字组线n 115被选择到以执行存取动作，而字组线n+1 125并无转换或存取的动作。储存在记忆体储存格155地电荷会受在字组线n 115字组线转换的影响、扰乱甚至改变。
没有被选定的记忆体储存格连接到NMOS FET 135的源极。NMOS FET 135的匣极连接到字组线n+1 125。字组线n+1 125在图2这个例子并未有转换或存取的动作。闲置的记忆体储存格电压表示为145。闲置记忆体储存格155电容器的接地165。位元线表示为136。
在图2中可见，记忆体储存格185由字组线n 115所存取。字组线n 115连接到NMOSFET 175的匣极。字元线连接到NMOS FET 175的汲极。NMOS FET 175的源极连接到记忆体储存格的电容器185。电容器的接地195。位元线表示为176。
当工作中的字组线字组线n 115被转换到高态成逻辑「1」，有一正耦合电容连接到两字组线字组线n 115及字组线n+1 125间。结果假如当字组线n+1 125转换为高态，在NMOS FET 135匣源间的电容Cgs有一正连接。这将会造成在记忆体储存格电容器155的电压145上升。假如先前有一逻辑「1」储存在记忆体储存格电容器155，上面字组线的耦合连接使在记忆体储存格电容器155的逻辑「1」无法正确地改变到逻辑「0」。
当工作中的字组线字组线n 115被转换到低态成逻辑「0」。有一负耦合电容连接到两字组线字组线n 115及字组线n+1 125间。结果假如当字组线n+1 125转换为低态，在NMOS FET 135匣源间的电容Cgs有一负连接。这将会造成在记忆体储存格电容器155的电压145下降。假如先前有一逻辑「0」储存在记忆体储存格电容器155，上面字组线的耦合连接会使在记忆体储存格电容器155的逻辑「0」无法正确地改变到逻辑「1」。
美国专利案号6,363,024由Fibranz先生提出的一种用以实现自动更新序列的方法。是利用在DRAM的时脉信号，将DRAM同步分割成许多记忆库(Memory Bank)，以达到自动更新在DRAM中序列的目的。
美国专利案号6,310,814由Hampel先生等人提出一种用以执行更新操作的RambusDRAM装置与方法。该案提出一种装置与方法同时更新在DRAM中已事先以行为单位所组织成的大量记忆库的第一及第二行的记忆体储存格。
美国专利案号6,212,599由Baweja先生等提出一种包括用在DRAM休眠期间更新的一第二控制器的记忆体控制系统的方法与装置。该案所描述的记忆体控制系统包括有被设计成在第一操作模式时，使用一时脉以存取及更新DRAM的一第一控制器。
美国专利案号6,094,705由Sony所提出一种选择性DRAM更新以减低电力消耗的方法与系统，该案揭露一种系统与方法，用以更新记忆体阵列。该方法与系统包括提供多个有效的位元，每一有效的位元跟记忆体装置中的行(row)相关。
【发明内容】
本发明的主要目的是提供一种方法与装置，利用在工作及待命模式中不同的频率以更新DRAM。更进一步的目标是在工作及待命模式利用不同的频率更新，以最佳化电力消耗及DRAM的资料完整。
本发明的次要目的是提供一种在工作及待命模式用弹性频率更新DRAM的方法与装置。该结构提供比待命模式高的更新频率给工作模式。在工作模式的更新频率比先前技术中工作模式的更新频率高。在待命模式的更新频率比先前技术中的待命模式更新频率低。在工作模式的更新频率比在待命模式的更新频率高。较高的工作模式更新频率准许因连接被选定的邻接字组线所产生电容放电而降低的储存格资料，以较快的速度还原。既然待命模式的邻接字组转换频率低，耦合造成储存格电荷损失小，待命模式的更新频率就可以更低。在待命字组线上为启动期间，较高的更新频率在工作模式期间使工作模式的电力消耗比先前技术高。在待命模式的较低更新频率使待命模式的电力消耗比先前技术低。由工作模式中因较高更新频率所造成高电力消耗，可藉由较低待命更新频率所造成较低电力消耗所抵销。字组线启动状况决定因为连接邻接的工作中字组线启动所造成电容性耦合导致储存格错误的最差状况。字组线的最差状况数值决定工作模式所要求的较高更新频率。本发明弹性的特征在于允许工作模式的更新频率根据字组线启动状况作改变，并且允许待命模式的更新频率根据字组线启动状况作相反的改变，以便补偿工作模式的高电力损耗。待命模式的更新频率会下降更多来补偿因工作模式更新频率的上升要求，以保证电力消耗可以被适当补偿以符合设计规格。每当需要更新的时候，感测放大器被用来更新记忆体储存格。更新的操作使得字组线在一重复的工作中活化。
关于本发明的详细构造、运用原理、作用与功效，则请参照下则依附图所作的说明即可得到完全了解：
【附图说明】
图1表示先前技术动态记忆体储存格及其电路子系统；
图2表示先前技术储存在记忆体储存格电压及逻辑准位如何使邻接的字组线转换产生误动作；
图3表示本发明变化更新频率一具体实施例时间安排图；
【具体实施方式】
图3表示一时间安排图，用来解释本发明的主要具体实施例。图中可见两个在工作模式210中更新周期230、240，以及两个在待命模式220中更新周期250、260。既然两个在工作模式更新周期230、240比在待命模式的两个更接近，也就是说在工作模式的更新频率比在待命模式的更新频率高。通常工作模式的更新频率比在待命模式的更新频率高。图1表示用来更新记忆体储存格的机制。图2表示该机制中，当储存在记忆体储存格的资料因在字组线115的信号转换引起的转换杂讯，而产生误动作的示意图。转换杂扭的机制如图2所示并已在先前技术中详加叙述。感测放大器120被用来更新或是还原记忆体储存格成正确或是预期的值：逻辑「1」或是「0」。对所有的记忆体储存格而言，需要在每一重复工作的某些周期执行更新操作。在工作模式中，记忆体储存格的更新是必需的。其中工作模式指记忆体储存格正在存取如从记忆体储存格读取资料或是将资料写入到记忆体中储存格。此外，待命模式中，记忆体储存格的更新也是必需的。其中待命模式指记忆体储存格没有进行存取如从记忆体储存格读取资料或写入资料到记忆体中储存格等动作。在待命模式中，字组线140经常为不活动状态，如图1所示。在工作模式与待命模式的记忆体储存格更新频率为本发明的精华。
跟先前技术作比较，可得以下结论：本发明工作模式下的更新频率会高于先前技术工作模式的更新频率。本发明在待命模式下的更新频率会低于先前技术待命模式的更新频率。本发明工作模式有较高的更新频率，以容许因连接被选定的邻接字组线所产生电容放电而降低的储存格资料以较快的速度还原，如图2所示。在待命模式下，该字组线是经常处于不工作的。既然待命模式的邻接字组转换频率低，耦合造成储存格电荷损失小，则在待命模式的更新频率可以更低。
工作模式使用较高的更新频率将造成工作模式的电力损耗会比先前技术来得大。这个由增加工作模式更新频率所带来对记忆体储存格可信度改良与资料完整性的负面影响，必须由其它地方减低电力来补偿。这个答案就在于在待命模式中，使用较低的更新频率，将使待命模式的电力消耗低于先前技术的待命模式的电力消耗。本发明中由较高工作模式更新频率所造成的高电力损耗将由待命模式较低的更新频率产生的低电力损耗所抵销。
字组线启动状况决定因为连接邻接的工作中字组线启动所造成电容性耦合导致储存格错误的最差状况。在一给定时间周期内，字组线转换的最差状况决定由如图2所示由邻近字组线转换所造成可能未存取记忆体储存格的误动作。最差启动状况依次决定由工作模式所要求的较高更新频率。本发明方法与装置包括一弹性可调整的特征：允许工作模式的更新频率随着根据上述字组线转换最差状况方案作改变。
本发明的方法与装置中也同样容许待命模式更新频率可根据上述用以补偿因工作模式较高更新频率所产生的高电力消耗的邻近字组线转换启动状况而作相反的改变。待命模式的更新频率会下降更多以补偿因工作模式更新频率的上升要求。如此便能保证电力消耗可以被适当补偿以符合设计规格。
本发明的优点在于动态记忆体操作的工作模式与待命模式的频率可以弹性选择。选择或挑选在工作模式的较高频率允许记忆体设计者增加工作模式的更新频率，以保护记忆体储存格资料免受邻近字组线字组线的干扰。此外，弹性的更新操作，允许待命模式的更新频率下降一定程度以如上述的配合工作模式更新频率的上升。同时也允许待命模式的电力消耗下降以补偿因在工作模式较高的电力消耗。
以上所述，仅为本发明的一较佳实施例而已，并非用来限定本发明的实施范围，凡依本发明所作的均等变化与修饰，皆为本发明专利范围所含盖。
图号说明：
110-位元线 120-感测放大器
130-半导体场效电晶体 140-字组线
150-信号 160-电容器
170-接地 115-字组线n
125-字组线n+1 135、175-半导体场效电晶体
136、176位元线 145-信号
155、185-记忆体储存格 165、195-接地
210-工作模式 230、240-工作模式更新周期
220-待命模式 250、260-待命模式更新周期
WL字组线 RFSH更新周期